• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.354-356
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• 2013

본 논문에서는 CMOS 스위치를 이용한 디지털 이득 제어 구조를 가진 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 기존의 아날로그 이득 제어 방식에서는 가변적인 트랜스 컨덕턴스를 활용하는 과정에서 바이어스 전류나 전압에 의해 이득이 변하게 되어 순간적으로 구성회로의 바이어스 포인트가 변하기 때문에 왜곡이 발생하게 되는 문제점이 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가지며 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7가지 단계로 조절 가능하다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2001.06a
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• pp.101-104
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• 2001

In this paper, we propose the Digital Automatic Gain Controller for IEEE 802.11a High-speed Physical Layer in the 5 GHz Band. The input gain is estimated by calculating the energy of the training symbol that is a synchronizing signal. The renewal gain is calculated by comparing the estimated gain with the ideal gain. The renewal gain is converted into the controlled voltage for GCA to reduce or amplify the input signals. We used a piecewise-linear approximation to reduce the hardware size. The gain control is performed seven times to provide more accurate gain control. The proposed automatic gain controller is designed with VHDL and verified by using the Xilinx FPGA.

• Journal of the Institute of Convergence Signal Processing
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• v.2 no.4
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• pp.71-76
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• 2001

In this paper we propose the Digital Automatic Gain Controller for IEEE 802.11a-High-speed Physical Layer in the 5 GHz Band. The input gain it estimated by calculating the energy of the training symbol that it a synchronizing signal. The renewal gain is calculated by comparing the estimated gain with the ideal gain. The renewal gain is converted into the controlled voltage for GCA to reduce or amplify the input signals. We used a piecewise-linear approximation to reduce the hardware size. The gain control is performed seven times to provide more accurate gain control. The proposed automatic gain controller is designed with VHDL and verified by using the Xilinx FPGA.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.8 no.6
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• pp.1402-1409
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• 2007

In this paper, we propose various types of AGC algorithms for implementing the OFDM communication systems. For the high-speed packet transmission, in this paper, we assume the OFDM system with relatively long and repeated preambles. We propose the maximum sample value counter for counting the number of maximum sample. In the maximum sample value counter, we use the buffer for the digital signal buffering. Finally, the counting value of the maximum sample value counter controls the gain control signal generator by using gain control table automatically.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.7 no.3
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• pp.485-491
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• 2003

In this paper, We designed the multi-stage amplifier having high gain/low noise characteristics for terrestial repeater of direct digital satellite broadcasting system. In the design the amplifier, we optimized the parameters to have the stable operation between gain, noise figure and stability. The first stage of amplifier can be specified low noise impedance matching, 2nd stage to 5th stage show constant gain and stable operation and final stage of amplifier shows high gain impedance matching. As a result of experiment at the frequency of digital satellite terrestial, show 68dB gain under 2,4dB noise figure and 63dB dynamic range in the 11.7GHz-12.7GHz frequency range, it is a good agreement of communication channel amplifier requirements for satellite terrestial repeater.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.1
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• pp.90-96
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• 2014

This paper presents a practical linearization technique for a wide-band bang-bang digital phase locked-loop(BBDPLL) by selecting optimal loop gains. In this paper, limitation of the theoretical design method for BBDPLL is explained, and introduced how to implement practical BBDPLLs with CMOS process. In the proposed BBDPLL, the limited cycle noise is removed by reducing the proportional gain while increasing the integer array and dither gain. Comparing to the conventional BBDPLL, the proposed one shows a small area, low power, linear characteristic. Moreover, the proposed design technique can control a loop bandwidth of the BBDPLL. Performance of the proposed BBDPLL is verified using CppSim simulator.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.299-301
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• 2014

본 논문에서는 직류 오프셋 (DC-offset) 제거 기능을 가진 저 전력 자동 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 이러한 회로는 직류 오프셋 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가진다. 또한 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7단계로 조절 가능하며, 밀러효과를 이용한 AC-coupling 방식으로 큰 값의 유동적인 커패시터와 저항을 구현하여 직류 오프셋을 제거한다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2002.11a
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• pp.179-182
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• 2002

본 논문에서는 디지털 이퀄라이저에 대하여 검토하고, 대역 및 이득에 따라 Q-factor를 가변시키는 디지털 이퀄라이저 필터를 제안한다. 제안한 기법은 고정된 Q-factor를 사용하거나, 대역에 따라 Q-factor를 결정하는 기존의 방법들에 비해 가청 주파수 영역에서의 대칭성과 이득 리플 등의 측면에서 우수하고, 기존의 방법과 동일한 수준의 하드웨어 복잡도를 보인다. 또한, 중심 주파수 선정에 따른 성능 변화에 대해서도 고찰한다.

• The Journal of the Acoustical Society of Korea
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• v.19 no.3
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• pp.63-71
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• 2000

A new type of second-order digital peaking filters for professional-quality digital audio system is proposed whose frequency response can be elaborately controlled throughout the composite structure of a standard band-pass filter and a 0-dB bypass gain. The proposed method for designing the peaking filter uses the Q-compensation technique to prevent the Q-distortion caused by the variation of the gain factor and is reduced into a compact form which is proper to the real-time implementation. Methods are examined for computing its coefficients, which are exact and very straightforward to compute with small amount of the system resources.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2006.05a
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• pp.75-78
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• 2006

본 논문에서 우리는 HIV-1 바이오 동역학모델의 퍼지 모델링 및 디지털 퍼지 제어 기법을 소개한다. 그것의 제어구조는 샘플링 점들에서 측정한 상태로부터 현재 상태를 대략적으로 예측하는 수치적 적분 구조를 사용한다. 제안된 지능형 디지털 재설계에서는 전역 상태-정합과 안정도 조건들을 동시적으로 만족하는 타당한 디지털 제어 이득들을 찾는 것이다. 우리는 보상된 블록-펄스 함수를 이용하여 새로운 전역 상태-정합 조건을 우선 제시하며 그리고 나서 안정도 조건들을 이 조건들에 추가한다. 유도된 조건들은 선형행렬 부등식으로 묘사되며, 그로인해 볼록 최적화 문제로 쉽게 해결될 수 있다. 또한, 안정도 조건으로 인한 성능 하강을 방지하기 위해 두 단계 지능형 디지털 재설계 과정이 제안된다. 첫 번째 단계에서는 전역 상태-정합만을 고려한 디지털 제어 이득을 찾는다. 두 번째 단계에서는 얻어진 디지털 제어하의 폐루프 시스템을 안정화 시키는 추가디지털 제어기를 설계한다.