• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.15 no.5
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• pp.219-224
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• 2015

Recently, the multi-core processor architecture is widely used in the digital signal processors for enhancing its performance. Multi-core processors are classified either as symmetric or asymmetric. Asymmetric multi-core processors are known to have higher performance and more efficient than symmetric multi-core processors. In order to study the performance enhancement of asymmetric multi-core digital signal processors over the symmetric ones, the trace-driven simulation has been executed for various asymmetric quad-core, octa-core and hexadeca-core digital signal processors and compared with the symmetric ones of similar hardware budget using UTDSP benchmarks as input.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.4
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• pp.171-177
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• 2013

Due to the demand for high speed 3D graphic rendering, video file format conversion, compression, encryption and decryption technologies, the importance of digital signal processor system is growing rapidly. In order to satisfy the real-time constraints, high performance digital signal processor is required. Therefore, as in general purpose computer systems, digital signal processor should be designed as multicore architecture as well. Using UTDSP benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2 to 16-core digital signal processor architectures with the cores from simple RISC to in-order and out-of-order superscalar processors for the various window sizes, extensively.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.213-215
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• 2000

디지털 신호처리 알고리즘의 구현은 속도나 메모리의 사용측면에서 고정 소수점 구현이 필요하다. 특히, 정수형 연산 프로세서에서는 소프트웨어에 의한 부동 소수점보다는 고정 소수점 구현이 훨씬 성능이 뛰어나다. 디지털 신호처리 알고리즘의 복잡함과 일반 프로세서의 처리능력의 부족으로 이제까지는 신호처리 알고리즘의 실시간 구현을 위하여 대개 전용 프로세서나 디지털 신호처리를 위한 전용 명령어가 하드웨어적으로 구현되어 있는 프로세서를 사용하여 왔다. 하지만 현재 범용 프로세서의 주파수 속도가 빨라짐에 따라 복잡한 디지털 신호처리 알고리즘을 실시간에 처리할 수 있게 되었다. 하지만 정수형 연산 프로세서에서의 부동 소수점 연산은 프로세서에서 실시간 처리에 많은 어려움을 주게 된다. 본 연구에서는 데이터 타입이 고정된 범용 정수형 연산 프로세서(ARM RISC 32bit CPU)를 가지고 부동 소수점 연산 알고리즘을 고정 소수점 연산형으로 바꾸어서 속도측면과 메모리 측면의 성능을 비교해 보았다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.18 no.3
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• pp.177-183
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• 2018

Currently, digital signal processing systems are used extensively in image processing, audio processing, filtering, and equalizations, etc. In addition, the importance of DRAM, which has a great influence on the performance of an digital signal processor has been increased, making research on DRAM actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of a digital signal processor through simulation. In this paper, we developed a digital signal processor simulator capable of inter-working with a DRAM simulator. With the simulator, we analyzed the influence of the DRAM model which operates correctly on a cycle-by-cycle basis, on the performance of the digital signal processor by using the UTDSP digital signal benchmark.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.2
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• pp.820-822
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• 2005

We have designed a 32-bit microprocessor with fixed point digital signal processing functionality. This processor, combines both general-purpose microprocessor and digital signal processor functionality using the reduced instruction set computer design principles. It has functional units for arithmetic operation, digital signal processing and memory access. They operate in parallel in order to remove stall cycles after DSP or load/store instructions, which usually need one or more issue latency cycles in addition to the first issue cycle. High performance was achieved with these parallel functional units while adopting a sophisticated five-stage pipeline stucture.

• The Journal of the Acoustical Society of Korea
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• v.12 no.6
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• pp.13-20
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• 1993

충격 응답 시간이 긴 시스템을 모델링하기 위한 실시간 적응 디지털 필터를 구현하였다. 대상 시스템의 충격 응답 시간이 길 때, 일반적인 적응 디지털 필터를 사용하는 경우 발생하는 수렴 속도 저하와 계산량 증가 문제를 해결하기 위해서 서브밴드 구조를 갖는 적응 디지털 필터를 구성하였다. 실시간 처리 시스템에서는 GQMF을 사용하여 입력 신호를 4개 대역으로 분할하여 각 대역별로 적응 필터링을 수행함으로써 수렴 속도를 향상시킨다. 또한 대역별 신호를 동시에 분산 처리하기 때문에 계산량 면에서 효율적이므로 시스템의 충격 응답이 긴 경우에는 실시간 처리가 가능하다. 하드웨어 구성은 범용 신호 처리 프로세서인 DSP56001을 호스트 프로세서로 사용하며, 적응 디지털 필터 칩 DSP56200을 사용하여 각 대역 적응 필터를 구성하였다. 실험은 충격 응답 시간이 16 kHz 필터링 시 2000 탭 길이로 가정된 시스템을 대상으로 부동 소수점 시뮬레이션 결과와 실시간 처리 시스템의 결과를 비교하였다. 밴드를 나누지 않은 기존의 방법과 서브밴드 시스템의 비교 실험 결과 입력이 백색 잡음인 경우 대역별 간섭에 의한 성능 저하가 있었으나, 음성과 유사한 특성을 갖는 유색 잡음인 경우 서브밴드 시스템이 단일 시스템에 비해 성능 향상을 보였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.8
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• pp.12-17
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• 2009

We have implement어 a bust mode optical transmitter using digital temperature compensation architecture with a microprocessor. Instead of previous analog real time technique, we used digital sampling and holding technique for the temperature compensation in order to get stable high speed data transmission of the laser diode. This digital temperature compensation technique should be complemented the previous analog method with accuracy and effectiveness in the over Gb/s transmitting application.

• Journal of the Institute of Convergence Signal Processing
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• v.7 no.4
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• pp.207-213
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• 2006

This paper presents the design and implementation of a video processor for the device of need TV-OUT function. The designed video processor satisfies the standard conditions of ITU-R(International Telecommunication Union-Radiocommunication) BT.470. Also, in order to apply various digital device, we concentrate upon hardware complexity. ITU-R BT.470 can be classified as NTSC, PAL or SECAM. NTSC and PAL use QAM(Quardarature Amplitude Modulation) to transmit color difference signals and SECAM uses FM(Frequency Modulation). FM must have antic-cloche filter but filter recommended by ITU-R BT.470 is not easy to design due to sharpness of the frequency response. So this paper proposes that the special quality of anti-cloche filter is transformed easy to design and the modulation method is modified to be identical with the result required at standard. The processor can control power consumption by output mode to apply portable digital devices. The proposed processor is experimentally demonstrated with ALTERA FPGA APEX20KE EP20K1000EBC652-3 device and SAMSUNG LCD-TV.

• Journal of the Korean Professional Engineers Association
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• v.15 no.4
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• pp.6-11
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• 1982

지난 20년 동안 디지털통신은 괄목할만한 발전을 해왔다. 이는 컴퓨터, 집적회로, 디지털 신호처리기술의 급격한 발전으로부터 직접적으로 크게 영향을 받았기 때문이다. 디지털통신은 잡음, 타신호와의 간섭, 비선형증폭기사용에 의한 성능저하등의 아날로그 통신에서의 문제점들을 해결하고 또한 대형집적회로 또는 마이크로프로세서를 사용함으로써의 이점 즉 타임셰어링(time sharing) 기기 유지관리의 용이성, 경제적인 점 등 여러 가지 장점이 있기 때문에 앞으로 그 발전은 가속화되어 결국 아날로그통신과 대체될 전망이다. 여기에서는 현재 디지털통신의 주종을 이루고 있는 PCM을 중심으로 하여 통신시스템인 전자교환기(ESS)와 광통신 그리고 data 통신을 논하여 음성과 data의 종합적인 디지털통신망의 전망에 관하여 검토하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.503-506
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• 1998

본 연구에서는 방대한 양의 데이터를 실시간으로 처리하기 위한 병렬 고속 디지털 신호처리시스템을 제안한다. 시스템의 성능을 평가할 수 있는 확률적인 분석방법을 제시하며, FFT 와 같이 보드간 또는 프로세서간 통신부담이 많은 알고리즘과 행렬연산과 같이 통신부담이 적은 알고리즘에 적용하여 본다. 제안한 시스템의 다양한 구성에 대하여 두 가지 알고리듬의 성능을 확률적 방법으로 평가하였으며, 그 결과는 알고리즘 분석에 듸한 성능수치와 근접함을 확인하였다. FFT는 프로세서 개수가 증가해도 보드수가 많아지면 성능이 감소하였으며, 행렬연산은 프로세서 개수에 비례하여 시스템의 성능이 선형적으로 증가함을 확인하였다.