• 한국통신학회논문지
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• 제29권10C호
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• pp.1451-1459
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• 2004

이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다. 행렬의 재배열을 통하여 16, 8, 4, 2, 1 cycle에 동작하는 5개의 multirate block을 유도함으로서 저전력 systolic 구조를 제안하였다. 각각의 sub-block들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는 CSD(Cainmic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다. 또한 각각의 sub-block들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 감소시킨 구조를 제안하였다. 그 결과, 2의 보수형을 사용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다. 또한 하드웨어 구현을 Verilog-HDL코팅을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.

• 대한전자공학회논문지SP
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• 제42권1호
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• pp.79-85
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• 2005

이 논문에서는 IMT-2000용 인터폴레이션 필터의 저전력 설계 및 구현 방식을 제안하였다. DA(Distributed Arithmetic) 방식의 장점인 프로세서 구조와, CSD(Canonic Signed Digit) 방식의 장점인 덧셈 연산의 최소화 방법을 함께 사용하여 각 구조의 장점을 살린 인터폴레이션 필터 구조를 제안하였다. 필터계수는 CSD형으로 나타낸 후에 4비트씩 가능한 모든 계산을 미리 수행하여 저장하고, MUX와 덧셈 프로세서를 사용하여 곱셈 연산을 수행하도록 설계하였다. 이와 더불어 기존 곱셈기 구조에서 사용되는 출력용 덧셈기와 지연소자는 1개의 덧셈기와 쉬프트 레지스터를 사용하여 효율적으로 구현될 수 있음을 보였다. IMT-2000에서 사용되는 40탭 인터폴레이션 필터에 대하여, 제안된 구조와 기존의 곱셈기를 사용한 구조를 각각 Verilog-HDL 코딩을 통하여 설계하였다. 기존의 곱셈기를 사용한 구조와 게이트 수를 비교한 결과 68.43%의 감소를 달성할 수 있었다.

• 대한수학교육학회지:수학교육학연구
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• 제24권4호
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• pp.623-644
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• 2014

초등수학의 덧셈과 뺄셈 지도에서 학생들로 하여금 표준 알고리즘과 함께 대안적인 계산방법을 경험하도록 하는 것은 수학교육의 다양한 측면에서 옹호되고 있다. 우리나라의 초등 수학 교과서에서도 여러 가지 방법으로의 덧셈과 뺄셈을 차시 내용으로 담고 있고, 특히 2009 개정 교육과정에 따른 2학년 수학 교과서의 초판본과 수정본에서 주목되는 학습 계열상의 변화는 표준 알고리즘과 대안적 방법의 지도 순서 및 목표에 대한 논의의 필요성을 야기한다. 이에 본 연구에서는 덧셈과 뺄셈의 표준알고리즘 외의 대안적 방법을 다루는 목적을 검토하고 지도 방법과 순서에 대한 함의점을 도출하는 것을 목적으로 한다. 이를 위해 관련 문헌 및 교육과정과 교과서를 분석하고, 초등학교 2, 3학년의 관련 수업을 관찰하고 교사 면담을 실시하였다. 수업관찰 및 학생들이 고안한 대안적 계산방법으로부터 학생 활동의 특성, 교사의 교수학적 특성에 대한 분석 결과와 그에 대한 교수학적 논의를 포함한다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.59-66
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• 2000

본 논문에서는 DSP에서 필수적인 고속 저 전력 조건 선택 덧셈기/뺄셈기의 마크로 셀 라이브러리를 설계, 구축하였다. 덧셈기의 Carry전달 지연 시간을 최소로 하기 위한 CLA 기법과 연산 가능한 모든 결과 값을 미리 계산한 후 선택하는 조건 선택 기법을 적용하였다. 또한 이러한 설계방법이 8비트에서 64비트까지 자동 생성될 수 있도록 전용 프로그램을 작성하고 셀 기반 설계기법을 도입하여 Auto P&R Tool과 연계하여 자동으로 레이아웃이 가능하도록 하였다. 제안된 덧셈기/뺄셈기는 0.25${\mu}m$, 1-Poly, 5-Metal, N-well CMOS 공정을 사용하여 제작되었으며, 2.5V 단일 공급전압에서 지연시간, 소모 전력을 측정하였다. 측정결과 32 비트 덧셈기/뺄셈기의 경우 3.43ns의 지연시간과 42.8${\mu}w$/MHz의 전력소비를 나타내었다.

• 한국콘텐츠학회논문지
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• 제17권9호
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• pp.437-448
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• 2017

본 연구에서는 나눗셈과 분수와 소수의 1차적 개념을 학습한 초등학교 3학년 영재아 2명을 대상으로 소수의 덧셈을 내용으로 하였을 때, 어떠한 변형된 1차적 개념[1]과 변형된 스키마[2]를 어떻게 구성하여 소수의 덧셈에 대한 관계적 이해를 하는지에 대해서 질적 사례연구를 통하여 알아보았다. 즉, 연구대상자들이 스스로 형성한 변형된 1차적 개념과 변형된 스키마를 어떻게 이용하여 소수의 덧셈에 대한 문제 해결에 접근을 하는지, 또한 연구대상자들이 개념구성과 문제해결력에서의 스키마는 어떻게 변형을 이루어 나가는지를 심도 있게 조사하였다. 그 결과 나눗셈과 분수와 소수의 1차적 개념에 대한 학습으로 형성된 변형된 1차적 개념과 변형된 스키마가 소수의 덧셈에 대한 관계적 이해에 중요한 요인으로 작용 한다는 것을 알 수 있었다.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제21권4호
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• pp.415-430
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• 2018

본 연구는 자폐성 장애 학생들의 수판을 이용한 자연수의 수세기, 덧셈, 뺄셈의 지도 사례에 대한 분석을 바탕으로 장애 학생의 수와 연산 지도에 관한 시사점을 제공하고자 하였다. 이를 위해 일반학교의 특수학급에서 통합교육을 받는 4학년, 6학년의 자폐성 장애 학생을 대상으로 주당 1시간씩 30주간 수판을 사용하여 수세기, 덧셈, 뺄셈에 관한 수업을 실시하고 이를 분석하였다. 분석 결과를 바탕으로 다음과 같은 결론을 제시하였다. 자폐성 장애 학생들을 위한 수세기, 덧셈, 뺄셈의 지도에서 수의 구조가 드러나는 수판은 효과적인 교구이며, 수세기 전략과 연산 전략을 지도하는 것은 효율적인 지도 방안이 될 수 있고, 수학적 의사소통을 지도하는 것이 가능하다. 이러한 결과를 바탕으로 장애 학생의 수학 지도에 관한 시사점을 제시하였다.

• 정보보호학회논문지
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• 제13권4호
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• pp.139-149
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• 2003

본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.

• 한국학교수학회논문집
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• 제25권4호
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• pp.423-446
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• 2022

본 연구는 덧셈 뺄셈 연산에서 보이는 수학적 전략을 한국과 미국의 예비 초등교사가 어떻게 분석하는지 비교 분석한다. 한국의 예비교사 26명과 미국의 예비교사 20명이 본 연구에 참여하였으며, 제시된 덧셈 뺄셈 연산에서 어떠한 수학적 오류가 있는지 서술하게 하였다. 수합된 46명의 예비교사의 기록은 연구의 주요 데이터로 근거 이론에 기반을 두어 오픈 코딩과 귀납 코딩하고, 통계 처리하여 혼합 연구를 진행하였다. 그 결과, 덧셈 연산에 대한 오류와 전략 분석에서 양국의 예비교사의 응답 양상은 유사하였으나, 뺄셈 연산에서는 차이가 있음을 확인하였다. 또한, 학생의 풀이 전략이 다단계로 구성이 되어 있거나 전형적이지 않을 때, 양국의 예비교사가 이를 분석하는데 어려워함을 확인하였다. 국제 비교 연구 결과를 바탕으로 양국의 예비교사 교육에 공통적인 시사점을 제공하고, 각국의 예비교사 교육에 새로운 방향을 논하였다.

• 전기전자학회논문지
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• 제8권2호
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• pp.161-165
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• 2004

본 논문은 CMOS 에지 완료검출 신호를 이용하여 8bit 웨이브파이프라인 덧셈기를 설게하였다. 이 구조는 클럭이 필요 없이 동작한다. 에지감지후 신호완료를 검출하는 알고리즘회로는 센서회로와 래치로 구성되어있다. 제안하는 구조를 이용하여 8bit 덧셈기의 출력이 거의 같은 시간에 만들어 지도록 정렬된다. 시뮬레이션에서 0.35um CMOS 공정을 사용하여 3.3V 공급전압으로 1GHz 동작을 확인하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2003년도 하계학술대회논문집
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• pp.307-311
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• 2003

Okeya-Sakurai는［12］에서 단순한 형태의 랜덤한 덧셈-뺄셈 체인의 대응방법［14］은 SPA공격에 취약함을 보였다. 그러나 그들의 분석 방법은 복잡한 형태［14］에는 적용되지 않는다. 본 논문에서는 Okeya-Sakurai의 공격 알고리듬에 두 가지 잠재된 문제가 있음을 보인다. 또한［12,15］와는 다른 강하고 견고한 새로운 공격 알고리듬을 제안한다. 본 논문에서 제안하는 공격 알고리듬을 사용하면 복잡한 형태의 랜덤한 덧셈-뺄셈 체인［14］또한 완벽하게 분석된다. 본 논문의 결과를 표준에서 제안된 163비트로 실험한 결과 단순한 형태에서는 20개의 AD수열로 대략 94%의 확률로 공격이 성공하며 30개의 AD수열로는 대략 99%의 확률로 공격이 성공한다. 또한, 복잡한 형태에서는 40개의 AD수열로 94%의 확률로 70개의 AD수열로는 99%로의 확률로 공격이 성공한다.