• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.724-727
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• 2008

현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 RISC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요 면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화 프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.1976-1979
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• 2008

현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 MSC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서 는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

• 한국수학교육학회지시리즈E:수학교육논문집
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• 제23권3호
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• pp.707-734
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• 2009

본 연구에서는 초등학교 4, 5, 6학년 20명을 대상으로 분수의 덧셈과 뺄셈에 대하여 아동이 어떻게 이해하고 있는지 알아보고, 그것이 분수의 덧셈과 뺄셈 문장제 해결에 어떤 영향을 주는지 알아보았다. 연구 결과 많은 아동들이 분수의 덧셈을 합병의 상황으로, 분수의 뺄셈을 제거의 상황으로 이해하고 있었으며, 대부분 동분모 분수의 덧셈, 뺄셈과 이분모 분수의 덧셈, 뺄셈을 동일한 의미로 이해하고 있었다. 몇몇 아동들은 분수의 덧셈과 뺄셈을 특정 상황과 연결 지어 이해하고 있기 보다는 연산의 계산 절차를 연산의 의미로 이해하고 있었는데, 동분모 분수의 덧셈, 뺄셈보다 이분모 분수의 덧셈, 뺄셈을 계산절차로만 이해하고 있는 아동들이 상대적으로 많았다. 분수의 덧셈과 뺄셈에 대한 아동의 이해가 문장제 해결에 어떤 영향을 주는지 조사한 결과 분수의 덧셈에 대하여 아동이 어떤 의미로 이해하고 있느냐는 분수의 덧셈 문장제 해결에 큰 영향을 주지 않았다. 또한 분수의 덧셈에 대하여 동일한 이해 범주에 포함된 아동들 간에도 문장제의 해결 방법에 공통된 특성은 발견되지 않았다. 반면, 분수의 뺄셈에서는 많은 아동이 분수의 뺄셈에 대하여 자신이 지니고 있는 의미론적 구조에 기초하여 문제를 해결하려는 경향을 보였으며, 동일한 이해 범주에 포함된 아동들 간에도 분수의 뺄셈 문장제 해결 방법에 공통된 특성이 발견되었다. 특히 분수의 덧셈과 뺄셈을 특정 상황과 연관 지어 이해하고 있기 보다는 분수의 덧셈과 뺄셈의 계산 절차를 각 연산의 의미로 이해하고 있었던 아동들은 다른 아동들에 비해 문장제 해결 능력이 떨어졌다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1995년도 종합학술발표회논문집
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• pp.151-162
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• 1995

보다 짧은 길이의 덧셈/뺄셈 사슬($addition_{traction-chain}$)을 찾는 문제는 정수론을 기반으로 하는 많은 암호시스템들에 있어서 중요한 문제이다. 특히, RSA에서의 모듈라멱승(modular exponentiation)이나 타원 곡선(elliptic curve)에서의 곱셈 연산시간은 덧셈사슬(addition-chain) 또는 덧셈/뺄셈 사슬의 길이와 정비례한다 본 논문에서는 덧셈/뻘셈 사슬을 구하는 새로운 알고리즘을 제안하고, 그 성능을 분석하여 기존의 방법들과 비교한다. 본 논문에서 제안하는 알고리즘은 작은윈도우(small-window) 기법을 기반으로 하고, 뺄셈을사용해서 윈도우의 개수를 최적화함으로써 덧셈/뺄셈 사슬의 길이를 짧게 한다. 본 논문에서 제안하는 알고리즘은 512비트의 정수에 대해 평균길이 595.6의 덧셈/뺄셈 사슬을 찾는다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.691-693
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• 2004

0.18$\mu\textrm{m}$ 표준 셀 라이브러리로 구현할 때 2.69㎱의 임계 경로 지연을 가지는 SIMD구조의 포화 덧셈기를 설계하였다. 기존의 설계에서 임계 경로를 구성하는 CLA를, 8비트까지만 자리올림(Carry)이 전파될 때 정확한 계산을 보장하는 근사 덧셈기의 형태로 설계한 결과, 임계 경로 시간 지연을 약 22% 감소시킬 수 있었다. 파이프라인 구조 프로세서에서 사용될 포화 덧셈기의 근사계산이 실패하는 경우에는, 추가적인 2개의 클록주기 동안 재 계산을 수행하게 된다.

• 대한수학교육학회지:학교수학
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• 제18권1호
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• pp.175-191
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• 2016

본 연구는 2009 개정 교과서에서 제시하고 있는 자연수 덧셈과 뺄셈의 지도 순서를 비판적으로 검토한 것이다. 2009 개정 교과서에서는 제4차 교육과정기부터 2007 개정 교육과정기까지의 교과서에서 제시하고 있는 자연수 덧셈과 뺄셈의 지도 순서와는 다르게, 받아올림이 없는 두 자리 수의 덧셈과 받아내림이 없는 두 자리 수의 뺄셈의 지도순서를 상당히 앞으로 당겼고, 10을 가르기와 모으기는 상대적으로 뒤로 미뤘다. 이에 본 연구에서는 이러한 덧셈과 뺄셈 지도 순서의 변화가 어떠한 근거에 의한 것인지 찾아보고자 하였다. 여러 문헌과 외국 교과서에서 제시하고 있는 덧셈과 뺄셈 지도 순서를 살펴본 결과 받아올림이나 받아내림이 없는 (몇십 몇)${\pm}$(몇십 몇)을 (몇)+(몇)=(십 몇)과 (십 몇)-(몇)=(몇)에 앞서 지도하는 경우는 찾기 어려웠다. 오히려 20 이하의 덧셈과 뺄셈을 강조하며 받아올림과 받아내림의 학습에 앞서 지도하는 경우가 많았다. 이러한 결과는 차기 교과서 집필에서 덧셈과 뺄셈 단원 및 차시 내용을 배열함에 있어, 세심한 고려가 필요함을 시사한다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.32-36
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• 2008

곱셈기를 사용하지 않는 FIR필터는 Common Subexpression 알고리즘을 이용하여 덧셈만으로 필터를 구현한다. 따라서 곱셈기를 이용한 필터 보다 적은 면적으로 필터를 구현할 수 있다. 그런데 덧셈에서 발생하는 캐리 리플로 인하여 필터 연산시간이 길어지는 단점이 있다. 본 논문에서는 CSE방식의 FIR 필터에서 부분 항을 더할 때 최종 덧셈이 수행되는 곳까지 더해지는 부분 항을 2줄로 유지하여 덧셈의 캐리 리플을 피하여 필터의 부분 항 덧셈 시간을 단축 시켰다. 제안한 알고리즘을 증명하기 위해 논문에서 주어진 예제를 이용하여 FIR 필터의 부분 항 덧셈 회로를 설계하여 하이닉스 0.18라이브러리로 합성한 결과 기존 파이프라인을 사용한 설계 방법 보다 면적, 속도에서 53.2%, 57.9%의 이득 있음을 알 수 있다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.55-65
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• 2000

본 논문에서는 CPF(Carry-Propagation-Free)의 특성을 갖는 RB(Redundant Binary)연산을 이용한 새로운 구조의 24비트 2의 보수 덧셈기를 설계하였다. TC2RB(Two's Complement to RB SUM converter)의 속도와 트랜지스터 개수를 줄이기 위해 MPPL(Modifed PPL) XOR/XNOR 게이트를 제안하고 고속 RB2TC(RB SUM to Two's Complement converter)를 사용한 두 가지 형태의 덧셈기를 제안하였다. 각 덧셈기의 특징을 살펴보면, TYPE 1 덧셈기는 VGS(Variable Group Select) 방식을 사용하여 덧셈기의 속도를 향상시켰으며 TYPE 2 덧셈기는 64비트 GCG(Group Change bit Generator)회로와 8비트 TYPE 1 덧셈기를 사용하여 속도를 향상시켰다. 64비트 TYPE 1 덧셈기의 경우 CLA와 CSA에 비해 각각 23.5%, 29.7%의 속도 향상을 TYPE 2 덧셈기의 경우 각각 41.2%, 45.9%의 속도 향상을 기대할 수 있다. 레이아웃된 24비트 TYPE 1과 TYPE 2 덧셈기의 전달지연 시간은 각각 1.4ns와 1.2ns로 나왔다. 제안한 덧셈기는 매우 규칙적인 구조를 가지고 있기 때문에 빠른 시간에 회로 설계 및 레이아웃이 가능하며 마이크로프로세서나 DSP 등과 같이 고속연산을 필요로 하는 경우에 적합하다.

• 대한수학교육학회지:학교수학
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• 제18권4호
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• pp.793-818
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• 2016

본 연구의 목적은 2009 개정 교육과정에 의한 초등학교 수학 교과서로 이분모분수의 덧셈을 학습한 학생들이 이분모분수의 덧셈에서 전체 단위의 고정성, 통분의 필요성, 재귀적 분할 및 이분모분수 덧셈의 알고리즘에 대해 어떻게 이해하고 있는지를 구체적으로 살펴보는 것이다. 이를 위해, 15명의 5학년 학생들을 대상으로 교수 실험을 진행하였다. 연구 결과 대부분의 학생들은 이분모분수 덧셈의 핵심 아이디어에 절차적으로 접근하는 경향을 보였다. 그러나 일부 학생들은 이분모분수의 덧셈 상황에 양적으로 접근하고 단위의 구조에 초점을 맞추면서 이분모분수의 의미 및 알고리즘을 개념적으로 이해할 수 있었다. 이에 대한 논의를 바탕으로 이분모분수의 덧셈 지도 방안에 구체적인 시사점을 제공하고자 한다.

• 한국통신학회논문지
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• 제25권12B호
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• pp.2052-2059
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• 2000

Digital IF(Intermediate Frequency) 처리단과 같은 고속과 저전력을 요구하는 필터에서 덧셈기만을 사용하여 CSD(Canonical Signed Digit)형의 필터계수들을 구현하는 구조가 널리 연구되고 있다. 본 논문에서는 선형위상 FIR(Finite Impulse Response) 필터의 CSD형 필터계수들을 최소의 덧셈으로 구현할 수 있는 아키텍처를 제안한다. 1과 -1로 이루어진 필터계수 표에서 공통패턴을 공유함으로서 덧셈의 수를 줄이는 방법이 이미 연구되었다. 본 논문은 비트 shift, 비트 add, 비트 반전을 통하여 인공의 공통패턴을 만들어서 이미 존재하는 공통패턴에 합류시킴으로서 덧셈의 수를 더욱 줄일 수 있는 방법을 제안한다. CDMA 이동통신 단말기의 IF단에 사용되는 사양의 디지털 필터를 73탭의 CSD형 계수로 구현하여 9.2%의 덧셈 감소의 효과가 있음을 보였다.