• 대한전자공학회논문지SD
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• 제44권2호
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• pp.61-71
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• 2007

프로세서 성능향상에 일반적으로 이용되어 오던 명령어 수준의 병렬성은 이제 그 한계를 드러내고 있다. 명령어 수준의 병렬성을 이용하는데 장애가 되는 요인 중에 하나는 분기문에 의한 제어 흐름의 변화이다. 단일 칩 멀티프로세서는 쓰레드 수준의 병렬성을 이용하는 프로세서이다. 그러나 다중 쓰레드를 고려하지 않고 작성된 프로그램을 수행하는 경우에는 단일 칩 멀티프로세서의 성능을 최대한 사용할 수 없는 단점이 있다. 이와 같은 두 가지 성능 저하 요인을 극복하기 위해 본 논문에서는 다중 경로 수행 기법을 단일 칩 멀티프로세서에 적용한 분기 동시 수행 기법을 제안한다. 제안된 방법에서는 유휴 중인 프로세서를 이용하여 조건 분기의 두 흐름을 모두 수행하게 한다. 이를 통하여 분기문에 의한 제어 흐름이 끊기는 것을 막고 유휴 시간을 줄여서 프로세서의 효율을 높일 수 있다. 시뮬레이션을 통하여 본 논문에서 제시한 분기 동시 수행의 효과를 분석한 결과 분기 동시 수행으로 약 20%의 유휴 시간이 감소하였고, 분기 예측 성공률은 최대 10% 향상 되었다. 전체적으로 일반적인 단일 칩 멀티프로세서에 비해 최대 39%의 성능 향상을 이루었고, 슈퍼스칼라 프로세서에 비해 최대 27%의 성능 향상을 이루었다.

• 한국전자파학회논문지
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• 제24권10호
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• pp.964-970
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• 2013

본 논문은 적층된 칩 사이의 3차원 대역 통과 무선 통신 인터페이스를 제안한다. 제안 방법은 적층된 칩 사이의 작은 커패시턴스를 포함한 3차원 공진기를 이용하여 자주 주파수 발진기(free running oscillator)를 구성하고, 이 발진기를 진폭 변조하여 추가적인 정합회로 없이 수신단에서 포락선 검파를 통해 신호를 검출한다. 제안 방법을 검증하기 위해 110 nm CMOS 공정을 사용하여 송수신 칩을 설계하고, 제작하여 50 ${\mu}m$ 두께의 칩 사이에 2 Gb/s의 데이터 전송 속도를 확인하였다. 제작한 칩은 동작전압 1.2 V를 사용하며, 송수신 칩을 합하여 4.32 mW의 전력을 소모한다. 칩의 크기는 송신단은 0.045 $mm^2$이고, 수신단은 0.029 $mm^2$이다.

• 한국전자파학회지:전자파기술
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• 제13권2호
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• pp.44-52
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• 2002

본 논문에서는 RF와 마이크로파 응용을 위한 MEMS 수동 소자에 대한 내용이다. 이 수동 소자들을 만들기 위해서 개발된 3타원 MEMS공정은 기존의 실리콘 공정과 완전한 호환성을 가지고 한 칩으로 집적화 시킬 수 있는 공정이다. 이 3차원 MEMS 공정은 기존 실리콘 긍정이 가지고 있는 한계를 극복하기 위한 방법으로써 개발되었다. 개발된 공정을 이용하여 실리콘 공정에서 구현할 수 없었던 좋은 성능의 인덕터, 트랜스포머 및 전송선을 RF와 마이크로파 응용을 위해서 구현하였다. 저 전압, 높은 차단율을 위한 push-pull 개념을 도입한 MEMS 스위치를 구현하였다. 또한 높은 Q를 갖는 MEMS 인덕터를 최초로 CMOS 칩과 집적화에 성공하여 600kHz 옵셋 주파수에서 -122 dBc/Hz의 특성을 갖는 2.6 GHz 전압 제어 발진기를 제작하였다.

• 정보보호학회논문지
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• 제10권1호
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• pp.89-97
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• 2000

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

• 센서학회지
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• 제11권5호
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• pp.255-262
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• 2002

인간의 망막은 효율적으로 주어진 물체의 윤곽을 검출할 수 있다. 본 연구에서는 윤곽검출에 관여하는 망막 세포의 기능을 전자회로로 모델링하여 윤곽검출기능을 가지는 CMOS 시각칩을 설계하였다. CMOS 제조공정 중에는 여러 가지 요인에 의해 MOSFET의 특성이 변화할 수 있으며, 특히 어레이로 구성되어 각 픽셀의 신호를 출력하는 readout 회로에서의 특성변화는 출력옵셋으로 나타난다. 하드웨어로 입력영상의 윤곽을 검출하는 시각칩은 다른 응용시스템의 입력단에 사용되므로 이러한 옵셋은 전체 시스템의 성능을 결정하는 중요한 요소이다. 본 연구에서는 이와 같은 출력단의 옵셋을 제거하기 위해 CDS(Correlated Double Sampling) 회로를 이용한 윤곽 검출용 시각칩을 설계하였다. 설계된 시각칩은 CMOS 표준공정을 이용하여 다른 회로와 집적화가 가능하며, 기존의 시각칩보다 신뢰성 있는 출력특성을 나타냄으로써, 물체의 윤곽을 이용하는 물체추적, 지문인식, 인간 친화적 로봇시스템등의 다양한 응용 시스템의 입력단으로 적용될 수 있을 것이다.

• 한국ITS학회 논문지
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• 제7권5호
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• pp.90-96
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• 2008

본 논문은 텔레메틱스 단말용 음성인식을 위한 음성향상 단일 칩 알고리듬을 제시한다. 제안된 방법은 잡음제거와 에코제거의 두 단계로 구성되어 있으며, 첫 단계로 크로스 스펙트럼 추정에 기반한 적응필터를 통해 에코를 제거하고, 두번째 단계로 Generalized Gamma분포기반의 LSA 음성추정 방식 추정을 통해 외부 배경잡음을 제거하여 음성의 음질을 향상시킨다. 적은 계산량이 요구되는 제안된 알고리즘을 토대로 구현된 단일 칩의 성능은 다양한 잡음환경에서 신호 대잡음비율과 음성인식 평가에서 기존의 방법보다 향상된 결과를 나타내었다.

• 한국전자파학회논문지
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• 제29권8호
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• pp.632-639
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• 2018

본 논문에서는 130 nm 공정을 이용한 Ku-band에서의 송수신 칩을 사용하여 제작된 단일 안테나 모듈을 제안한다. 레이다 수신부에서 DCOC 피드백을 사용한 STC(sensitivity time control)가 거리에 따라 일정한 SNR을 유지한다. 또한 수신부 RF단에서 gain control을 통하여 수신단의 dynamic range를 조절할 수 있다. 칩의 출력 파워는 9 dBm이고, 수신부의 총 이득은 82 dB이다. 단일 안테나에서 Tx 신호가 Rx로 직접 누설되는 것을 막기 위해 stub-tuned hybrid coupler를 사용하였다. 최대 측정거리는 6 m이고, 혼안테나와 금속판을 사용하여 측정하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
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• pp.405-410
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• 2008

성능 / 에너지를 강조하는 현재의 멀티코어 추세에서 임베디드 시스템에 사용되는 대부분의 프로세서들은 단일 프로세서와 메모리를 버스 형태로 연결하여 구현하였다. 하지만 칩 내부의 프로세서 코어 수가 증가 하게 되면, 기존 버스 형태의 구조는 제한된 대역폭으로 인하여 확장성이 제약된다. 본 논문에서는 멀티코어 프로세서에서 사용 가능한 기존 연결 망 구조들을 분석하고, 기존 계층적 링 구조에서의 지연 시간 문제를 극복하여 성능을 개선할 수 있는 새로운 이중 광역 계층 링 구조를 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (3)
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• pp.676-678
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• 2003

최근에 2.5G나 3G 이동 단말 장치를 위한 프로세서로, 다양한 멀티미디어가 가미된 응용구현이 가능하도록 RISC 프로세서와 DSP를 포함하는 단일 칩 프로세서 기술이 등장하고 있다. 이에 따라 듀얼 프로세서 구조에서 비디오 인코딩/디코딩의 처리 속도를 향상시키기 위안 비디오의 인코더/디코더 구조를 제안한다. 기존의 연구에서는 비디오의 인코딩/디코딩의 전 과정을 DSP가 담당하도록 설계하였으나 많은 비트 연산이 필요한 부분에서는 RISC 칩보다 효율성이 낮게 된다. 이러한 문제점을 해결하기 위하여 본 논문에서는 비디오 신호 처리의 인코딩/디코딩을 구성하는 모듈들을 DSP와 RISC의 특성에 맞도록 분리해 수행시킴으로써 효율성을 높이고자 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.2974-2976
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• 1999

본 논문에서는 단일패턴과 다중패턴 학습이 가능한 FNNs(Feedforward Neural Networks)을 하드웨어로 구현하는데 필요한 학습방안을 제안한다. 제안된 학습방안은 기존의 하드웨어 구현에 이용되는 방식과는 전혀 다른 방식이며, 오히려 기존의 소프트웨어 학습방식과 유사하다. 기존의 하드웨어 구현에서 사용되는 방법은 오프라인 학습이나 단일패턴 온 칩(on-chip) 학습방식인데 반해, 제안된 학습방식은 단일/다중패턴은 칩 학습방식으로 다층 FNNs 회로와 학습회로 사이에 스위칭 회로를 넣어 구현되었으며, FNNs의 학습회로는 선형 시냅스 회로와 선형 곱셈기 회로를 사용하여MEBP(Modified Error Back-Propagation) 학습규칙을 구현하였다. 제안된 방식은 기존의 CMOS 공정으로 구현되었고 HSPICE 회로 시뮬레이터로 그 동작을 검증하였다 구현된 FNNs은 어떤 학습패턴 쌍에 의해 유일하게 결정되는 출력 전압을 생성한다. 제안된 학습방안은 향후 학습 가능한 대용량 신경망의 구현에 매우 적합하리라 예상된다.