• Proceedings of the KAIS Fall Conference
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• 2011.05a
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• pp.198-200
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• 2011

단일모드 광섬유에서 박막도파로로 효율적인 광신호의 전송은 집적광학에서 해결해야 할 중요한 문제이다. 본 연구에서는 필드 프로필의 불일치를 피하고, 높은 광 결합 효율을 갖을 수 있는 광섬유-박마도파로 결합구조를 제안하였다. 광섬유와 박막 도파로의 경계에서의 필드프로필의 커다란 불일치는 박막도파로의 위에 의도적으로 성장시킨 결합도파로를 이용하여 효율적으로 피할 수 있었다.

• Proceedings of the Optical Society of Korea Conference
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• 2003.07a
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• pp.212-213
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• 2003

집적 광학(Integrated Optics) 소자에서 기존 광도파로와 광결정 도파로 간의 효율적 결합 및 접속의 안정성은 매우 중요한 과제이다. 기존의 단일모드 광도파로의 폭은 수 $mu extrm{m}$ 정도임에 비하여, 광 결정을 이용한 단일 결함 도파로인 경우 그 폭은 보통 1$\mu\textrm{m}$ 이하이다. 또한 광결정 도파로의 광 가둠 효과가 우수하여 기존 도파로와의 결합 사이에 모드 부정합 현상이 발생하며, 이것은 광결정 도파로의 광결합 효율은 낮게 하는 요인이 된다. (중략)

• Proceedings of the Korean Information Science Society Conference
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• 2003.04c
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• pp.67-69
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• 2003

소프트웨어 시스템을 집적하는데 있어서 컴퍼넌트 중심의 소프트웨어 개발 접근 방법이 큰 경향이다. 집적 소프트웨어 시스템의 전체 신뢰도를 확보하기 위해 소프트웨어 컴퍼넌트의 테스트 및 자원의 유한성 내에서 소프트웨어가요하는 조건을 만족해야만 한다. 기지의 비용, 신뢰도, 테스트 노력, 시스템 컴퍼넌트의 기타 다른 공헌 인자를 가지고 순열조합의 최적화 문제로서 시스템 테스트의 최적화 문제 효율을 공식화할 수 있다. 본 연구에서는 그 각각이 사전에 명세화한 신뢰도 요건을 가진 단일 또는 다중 실용화 시스템에 대한“소프트웨어 컴퍼넌트 테스트 자원 할당”을 고려한다. 이것은 내고장(fault-tolerant) 시스템에도 확장해서 실용화할 수 있다. 테스트 자원 할당문제에 체계적으로 접근하는 절차를 논하고자 한다.

• Journal of IKEEE
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• v.13 no.2
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• pp.101-107
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• 2009

Growth in the VLSI process and design technology is resulting into a continuous increase in the number of IPs on a chip to form a system. Because of many IPs on a single chip, efficient communication between IPs is essential. We propose a dynamically reconfigurable 3-layer bus structure which can adapt to the pattern of data transmission to achieve an efficient data communication between various IPs. The proposed 3-layer bus can be reconfigured to multi-single bus mode, and single-multi bus mode, thus providing the benefits of both single-bus and multi-bus modes. Experimental results show that the flexibility of the proposed bus structure can reduce data transmission time compared to the conventional fixed bus structure. We incorporated the proposed bus structure in a JPEG system and verified that the proposed structure achieved an average of 22% improvement in time over the conventional fixed bus structure.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.10
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• pp.17-24
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• 2000

An area efficient and symmetric dual-level spiral inductor structure is proposed and evaluated in comparison with the conventional single-level spiral inductors. Contrary to the dual-level inductor mutual coupling coefficient of the upper-and lower-level inductors of the dual-level inductor increases with the increases in the number of turns. Because of this, for the same silicon area, the inductances of the dual-level incuctors are 2.5-4 times higher than that of the single-level inductor. Furthermore, the dual-level showed better quality factor that the single-level inductors for the same inductance. It is the intention of this paper to demonstrate that the dual-level can be more useful for the RF integrated circuits than the conventional single-level spiral inductors form the aspects of area efficiency and quality factor. The proposed dual-level inductors are designed and confirmed to be perfectly symmetric, and can also be used as a high-frequency choke.

• Korean Journal of Optics and Photonics
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• v.14 no.5
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• pp.509-514
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• 2003

Mach-Zehnder interferometric wavelength converters with monolithically integrated semiconductor optical amplifiers (SOA's) have been fabricated and characteristics of wavelength conversion at 10 Gb/s have been investigated for wavelength span of 40 nm. The devices have been achieved by using a butt-joint combination of buried ridge structure type SOA's and passive waveguides. In the integration, a new method has been applied that removes p+InP cladding layer leading to high propagation loss and forms simultaneously the current blocking and the cladding layer using undoped InP. The module packaging has been achieved by using a titled fiber array for effective coupling into the tilted waveguide in the wavelength converter. Using the module, wavelength conversion with power penalty lower than 1 ㏈ at 10 Gb/s has been demonstrated for wavelength span of 40 nm. In addition, it is show that the module can provide 2R (re-amplification, re-shaping) operation by demonstrating the conversion with the negative penalty.

• The Magazine of the IEIE
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• v.29 no.1
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• pp.66-72
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• 2002

VLSI 기술의 발전은 보다 많은 양의 로직을 단일 칩에 집적 가능하게 했고, 이는 System-on-a-chip 시대의 도래를 가능하게 했다. System-on-a-chip을 가능하게 하기 위해서는 많은 종류의 IP (Intellectual Property)가 필요하고, 공정 변환을 쉽게 하기 위해서는 합성이 가능한 RTL 설계가 절실히 요구된다. 본 논문은 이러한 요구에 부응하기 위해서 hard macro 형태의 기존의 IP로 부터 합성 가능한 IP를 자동 생성해 주는 ART(Automatic RTL Translation)로 명명된 기법에 관한 것이다. 제안된 ART 기법을 이용하여 80C52 호환의 8-bit MCU(Micro-controller Unit)의 합성 가능한 RTL model을 자동 생성하였고, 개발된 Soft IP를 이용하여 TCP/IP 전용 MCU를 표함해서 다양한 제품들을 개발하였다.

• Proceedings of the KIEE Conference
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• 2002.07d
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• pp.2643-2645
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• 2002

집적회로에서 MOSFET이 낮은 Turn-on 저항이 요구되는 스위치 등으로 사용되는 경우 단일 MOSFET이 그 주변의 복잡한 기능의 회고보다 오히려 반도체 위에서 차지하는 면적이 막대하여 IC의 소형화 및 가격 경쟁력을 높이는데 있어서 중요한 문제로 대두되고 있다. Turn-on 시 극히 낮은 저항을 갖는 넓은 채널 폭(W)의 MOSFET을 submicron 공정에서 면적 면에서 효율적으로 설계하는 다양한 새로운 배치설계법을 소개하고, 이론 이용할 경우 기존의 구조에 비하여 약40%까지 면적을 절약할 수 있음을 보인다.

• Korean Journal of Optics and Photonics
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• v.11 no.6
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• pp.411-417
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• 2000

The waveguide structure effects of a spot-size converter (SSe) of a $1.3\mu{m}$ FP(Fabry-Perot)-LD(Laser Diode) were investigated. Its coupling efficiency and alignment tolerance with a single-mode fiber (SMF) were carefully examined by using a 3dimensional BPM (Beam Propagation Method). It was shown that the fOlmation of enough length of straightened waveguide around the end of the sse region can substantially improve the optical coupling efficiency for a vertically tapered sse. In contrast, a down-taper structure for a laterally tapered sse has superior characteristics to an up-tapered one. We suggested good sse structures which can provide a high coupling efficiency as well as a large alignment tolerance with an .SMF. .SMF.

• The Transactions of the Korean Institute of Power Electronics
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• v.6 no.6
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• pp.564-571
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• 2001

This paper presents the VLSI design of highly efficient low voltage DC/DC converter for portable devices. All active devices are integrated on a single chip using a standard 0.65$\mu\textrm{m}$ CMOS process. The converter operates at the switching frequency of 1MHz for reducing the size of passive elements and uses a ZVS for minimizing the switching loss at high frequency. Simulation results show that the circuit can achieve a 95% efficiency when the output voltage is controlled to be 2V with the load of lW.