• The Journal of the Korea Contents Association
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• v.12 no.1
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• pp.30-37
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• 2012

A memory system with the linear skewing scheme has been regarded as one of suitable memory systems for a single instruction, multiple data (SIMD) architecture. The memory system supports simultaneous access n data to m memory modules within various access types with a constant interval in an arbitrary position in two dimensional data array of $M{\times}N$. Although $m{\times}cells$ memory cells are physically required to support logical two dimensional $M{\times}N$ array of data by means of the memory system, at least (m-n)${\times}cells$ memory cells remain in disuse, where cells is (M-1)/q+(N-1)/$p{\times}{\lceil}M/q{\rceil}+1$. On keeping functionalities the memory system supports, $(n{\times}t){\times}N/p$ out of a number of unused memory cells, where t>0, being used as local buffer memories for n processing elements is proposed in this paper.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.42 no.6
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• pp.19-28
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• 2005

The multiprocessor architecture is a good method to improve the computer system performance. The CC-NUMA provides a single shared space with the physically distributed memories is used widely in the multiprocessor computer system. A CC-NUMA has the full-mapped directory for the shared memory md uses a remote cache memory for tile fast memory access. In this paper, we propose a processing node architecture for a CC-NUMA system and a cache coherency protocol on the physically distributed but logically shared system. We show an implementation result of the system which is adopted the cache coherency protocol.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.4
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• pp.408-415
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• 2000

Large scale shared memory multiprocessors have suffered from large access latency to shared memory. The large latency partially stems from a feature of directory-based cache coherence schemes which require a shared memory access to be serviced at a home node of the memory block. The home visit results in three or more hops traversal for a memory read access. The traversal becomes much longer as a system scales up. In this paper, we propose a new cache coherence scheme that reduces read access latency. The proposed scheme exploits ideas of invalid hint. Invalid hint for a cache block means which node has invalidated the cache block before. Thus a read access request can be directly sent to and serviced by the node (called owner) without help of a home node. Execution-driven simulation is employed to evaluate performance of the proposed scheme. The simulation results show that read access latency and execution time are reduced.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06c
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• pp.130-133
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• 2007

데이터베이스 시스템은 전통적으로 트랜잭션의 동시 접근 시 발생할 수 있는 문제들을 해결하고 동시성 향상을 위해 다양한 연구를 진행해 왔다. 다중 버전 기반의 동시성 제어 기법은 데이터 레코드에 대한 여러 버전을 전용 공간에 유지하고 이것을 통해 트랜잭션들의 동시 접근 시 블로킹 없이 원하는 데이터를 읽고 쓸 수 있게 된다. 그러나 데이터 레코드가 포함된 데이터 블록에 대해 여러 개의 트랜잭션이 동시에 데이터를 덮어쓰기 했을 경우 다수의 버전이 생성된다. 그래서 트랜잭션 별로 적합한 데이터 버전을 찾기 위해 버전들이 저장되어 있는 전용공간을 랜덤하게 검색해 데이터 블록을 찾아내야 하므로 많은 시간이 소모된다. 따라서 다중 버전 읽기의 부하를 줄이기 위해 차세대 저장 매체로 부상하고 있는 플래시 메모리를 이용할 경우 랜덤 읽기에 의한 데이터베이스 시스템의 성능저하를 줄일 수 있다. 플래시 메모리는 디스크와 달리 기계적인 파트가 존재하지 않기 때문에 저장된 모든 블록에 대해 빠른 랜덤 읽기를 가능하게 한다. 본 논문에서는 플래시 메모리를 다중 버전 기반의 동시성 기법에 적용했을 경우의 성능 평가를 통해 하드 디스크에 비해 3.5배 이상의 높은 성능을 보임을 증명한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.70-72
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• 2003

소프트웨어 분산공유메모리 시스템의 성능이 높아짐에 따라 최근에는 큰 규모의 클러스터 상에서 사용되는 경우가 많아졌다. 그러나 시스템 규모가 커지면서 고장이 발생하는 가능성도 높아졌다. 시스템의 가용성을 높이기 위하여 고장 허용 기능을 제공하는 분산공유메모리 시스템이 요구되었으며 체크포인팅과 더불어 메시지 로깅에 대한 많은 연구가 이루어져 왔다. 본 논문에서는 고속의 네트웍을 이용하여 원격 노드의 메모리에 로깅하는 방범과 복구 방법을 제안하고 구현을 통하여 성능을 보인다. 원격 로깅은 디스크 접근을 요구하지 않으므로 오버헤드가 적으며 제한적으로 다중 노드의 고장을 허용한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.9
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• pp.1947-1954
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• 2011

There are various attacks such as tampering, bypassing and spoofing which are caused with system-wide vulnerabilities of Windows operating system. The underlying operating system is responsible for protecting application-space mechanisms against such attacks. This paper provides the implementation of mandatory access control known as multi-level security (MLS) rating with TCSEC-B1 level on th kernel of Windows$^{TM}$. By adding especially the protection feature against tampering memory of processes to the security kernel, this implementation meets the responsibility against system-wide vulnerabilities.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.1A
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• pp.80-88
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• 2002

Visual media(image, graphic, and video) processing poses challenge from several perpectives, specifically from the point of view of real-time implementation and scalability. There have been several approaches to obtain speedups to meet the computing demands in multimedia processing ranging from media processors to special purpose implementations. A variety of parallel processing strategies are adopted in these implementations in order to achieve the required speedups. We have investigated a parallel processing system for improving the processing speed o f visual media related applications. The parallel processing system we proposed is similar to a pipelined memory stystem(MAMS). The multi-access memory system is made up of m memory modules and a memory controller to perform parallel memory access with a variety of combinations of 1${\times}$pq, pq${\times}$1, and p${\times}$q subarray, which improves both cost and complexity of control. Facial recognition, Phong shading, and automatic segmentation of moving object in image sequences are some that have been applied to the parallel processing system and resulted in faithful processing speed. This paper describes the parallel processing systems for the speedup and its utilization to three time-consuming applications.

• The KIPS Transactions:PartA
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• v.8A no.1
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• pp.9-15
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• 2001

영상에 관련된 다양한 응용 시스템들을 구현하는 많은 연구들이 진행되어 왔지만, 그러한 영상 관련 응용 시스템을 구현함에 있어서 처리속도의 저하로 인하여 많은 어려움을 겪고 있다. 이를 해결하기 위해 대두된 여러 방법들 중에서 최근 하드웨어 접근 방법에 고려한 많은 관심과 연구가 진행되고 있다. 본 논문은 영상을 실시간으로 처리하기 위하여 하드웨어 구조를 갖는 병렬처리시스템을 기술하며, 또한 병렬처리시스템을 얼굴 검색 시스템에 적용한 후 처리속도 및 실험 결과를 기술한다. 병렬처리시스템은 SIMD와 MIMD가 결합된 구조를 갖고 있기 때문에 다양한 영상 응용시스템에 대해서 융통성과 효율성을 제공하며, 144개의 처리기와 12개의 다중접근기억장치, 외부 메모리 모듈을 위한 인터페이스와 외부 프로세서 장치(i960Kx)와의 통신을 위한 인터페이스로 구성되어있다. 다중접근기억장치는 메모리 모듈선택회로, 데이터 라이팅회로, 그리고, 주소계산 및 라우팅회로로 구성되어 있다. 또한 얼굴 검색 시스템을 병렬처리 시스템에 적합한 병렬화를 제공하기 위해 메쉬방법을 이용하여 전처리, 정규화, 4개 특징값 추출, 그리고 분류화로 구성하였다. 병렬처리시스템은 하드웨어 모의실험 패키지인 CADENCE사의 Verilog-XL로 모의실험을 수행하여 기능과 성능을 검증하였다.

• The KIPS Transactions:PartA
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• v.8A no.4
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• pp.419-428
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• 2001

Advances in circuit and integration technology are continuously boosting the speed of processors. One of the main challenges presented by such developments is the effective use of powerful processors in shared memory multiprocessor system. We believe that the interconnection problem is not solved even for small scale shared memory multiprocessor, since the speed of shared buses is unlikely to keep up with the bandwidth requirements of new powerful processors. In the past few years, point-to-point unidirectional connection have emerged as a very promising interconnection technology. The single slotted ring is the simplest form point-to-point interconnection. The main limitation of the single slotted ring architecture is that latency of access increase linearly with the number of the processors in the ring. Because of this, we proposed the dual slotted ring as an alternative to single slotted ring for cache-based multiprocessor system. In this paper, we analyze the proposed dual slotted ring architecture using new snooping protocol and enforce simulation to compare it with single slotted ring.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.494-499
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• 2008

임베디드 시스템이 주목받으면서 개발상의 편의를 위해 시스템 시뮬레이터가 다양한 용도로 사용되고 있다. 시스템이 복잡해지고 소프트웨어의 규모가 커지면서 이러한 시스템 시뮬레이터들에 있어 그 성능은 매우 중요한 이슈가 되고 있는데, 본 논문에서는 공유 메모리를 사용하여 통신하는 다중 프로세서 시스템에서 동기화 횟수를 줄이는 방법을 제안하고 이를 기반으로 한 다중 프로세서 시스템 시뮬레이터를 개발하였다. 이 시뮬레이터는 프로세서 시뮬레이터의 내부를 크게 고치지 않고 공유 메모리 접근만을 가로채 동작이 가능하므로 쉽게 다양한 종류의 프로세서를 연결할 수 있는 확장성 역시 가지고 있다. 제안하는 동기화 기법과 개발된 시뮬레이터는 7개의 프로세서를 사용하여 동작하는 JPEG 인코더 예제의 구동을 통해 테스트되었으며, 이를 통해 인과율을 깨뜨리지 않고도 빠른 시뮬레이션이 가능함을 확인할 수 있었다.