• 한국정보통신학회논문지
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• 제12권4호
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• pp.691-698
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• 2008

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다.

• 융합정보논문지
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• 제11권11호
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• pp.277-287
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• 2021

본 연구의 목적은 퍼스널컬러를 정량적으로 진단할 수 있는 모델을 구축하는 것이다. 현재 사용되고 있는 대표적인 퍼스널컬러용 색채 시스템들은 퍼스널컬러 진단 유형을 지나치게 단순화하거나, 진단 유형간의 객관화된 차이를 구별하기 어렵다는 한계를 가진다. 이를 보완한 새로운 색채 시스템을 개발하기 위해 논리적 배색이 가능한 PCCS 색체계를 도입하고, 색이 가지는 주요 4속성을 토대로 재분류하였다. 기존 색채 시스템보다 다양한 20개의 진단 유형을 제안하였으며, 정량적 방법을 피험자와의 어울림 정도를 평가하여 최적화된 유형을 찾을 수 있게 하였다. 평가 결과를 기호화하여 대입하면 피험자에게 맞는 유형이 도출되는 매트릭스를 고안하여 실험자의 개별 역량과 주관의 개입을 최소화하였다. 최종적으로 속성진단, 기호화, 계절진단의 세 단계로 이루어진 퍼스널컬러의 정량적 진단 모델을 구축하였다. 이는 기존 진단 방법에 다양성, 신뢰성, 정확성을 부여할 것이라 볼 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.186-189
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• 2019

본 기법(CORD)은 2016년부터 착수한 한국형 e-Navigation사업 중 한화시스템의 대용량 데이터 처리 플랫폼(Data Service Platform, 이하 DSP)의 현장 운용성을 증대시키기 위해 실시간으로 DSP의 상태를 진단하는 알고리즘이다. 항해 중인 선박이 DSP에 요청하는 다양한 서비스에 즉시 응답하기 위해서는 DSP의 논리적, 물리적 오류 발생 가능한 상황을 인지하고 부하를 최소화하여 DSP가 항상 정상상태를 유지하도록 하는 것이 중요하며, 이는 현장 운용성을 극대화, 즉 끊김없는(Seamless) 서비스의 제공과 일맥상통한다. 따라서 DSP의 자원 및 동작 상태를 실시간으로 감시하고 다수의 선박요청을 최적으로 재구성하여 DSP의 정상상태를 유지시키는 기능을 구현함으로써, 선박 요청에 대한 DSP의 응답소요시간의 저감 및 선박 서비스의 제공 성공률을 비약적으로 향상시켜 DSP의 운용성 증가를 실현하게 하였다.

• 한국컴퓨터정보학회논문지
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• 제26권3호
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• pp.1-7
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• 2021

본 논문에서는 Hybrid CDN/P2P 구조를 기반으로 최적화된 미디어 데이터 탐색과 전송을 수행하며 사용자의 요청 가능성 예측을 통한 선별적 저장을 통해 사용자로의 끊김없는 데이터 전송과 불필요한 트래픽의 감소를 가능하게 한다. 또한 전송지연 및 패킷 손실의 가능성을 최소화하여 실시간으로 미디어를 활용할 수 있도록 하는 새로운 미디어 관리 기법을 제안한다. 이를 위해 각 미디어를 논리적인 세그먼트로 나누어 구성하고 각 세그먼트에 대한 가중치를 지속적으로 계산하며 계산된 가중치에 따라 세그먼트 데이터의 저장 여부를 결정하도록 한다. 또한 네트워크상에 산재되어 있는 컴퓨팅 노드들을 거리에 따라 지역적 그룹으로 지정하고 해당 그룹 내에서 저장 공간을 효율적으로 공유하고 활용하도록 한다. 제안하는 기법의 효율성을 검증하기 위해 수행된 실험을 통해 제안하는 방식이 기존의 방법들에 비해 비교적 좋은 성능 평가가 도출되는 것을 확인하였으며 이는 전송과정에서 발생되는 초기 지연시간 감소와 끊김 없는 전송 모두를 가능하게 할 수 있음을 알 수 있다.

• 한국건설관리학회논문집
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• 제13권6호
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• pp.143-152
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• 2012

조달청은 2016년부터 공공공사 전 사업으로 BIM 발주를 확대할 계획이어서 BIM 설계의 중요성이 증가하고 있다. 이에 따라, BIM 설계의 품질을 확보하는 방안 법규검토의 중요성 또한 증가하고 있다. 본 연구에서는 장애인 노인 임산부 등의 편의증진보장에 관한 법률을 대상으로 실무의 건축계획 과정에서 빈번하게 검토되는 항목을 중심으로 최적화된 룰셋 정의서를 개발하였다. 법규조항을 선정하는 과정으로는 프로젝트 법규검토서를 활용한 빈도 분석, 함수화 가능도 분석, 모델 검토 가능성 분석을 제시하였다. 모델 검토 시나리오 작성에 따라 룰셋 정의서를 개발하였으며, 실제 프로젝트에서 구현을 통해 적용성 및 정합성 분석을 수행하였다. 본 연구를 수행한 결과, 자동법규검토에서는 경제성 및 활용성을 확보할 수 있는 항목의 선정이 중요함을 확인할 수 있었다. 향후 연구에서는 대상 법규 조항 선정의 항목 세분화가 필요하며, 실무자 검증을 통해 좀 더 실질적인 항목 도출이 요구된다. 또한 자동법규검토에서 발생할 수 있는 모델링 요구사항, 소프트웨어 간 호환성 문제 등의 변수를 확인하고 룰셋의 논리를 검증하는 사례 연구가 수행되어야 한다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제6권2호
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• pp.103-116
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• 2017

본 논문에서는 Apache Spark SQL을 이용하여 임의의 두 공간 객체들 간의 위상 관계와 방향 관계를 나타내는 새로운 정성 공간 지식을 효율적으로 추론해내는 대용량 정성 공간 추론기의 설계와 구현에 대해 소개한다. Apache Spark SQL은 Hadoop 클러스터 컴퓨터 시스템에서 다양한 데이터들 간의 매우 효율적인 조인 연산과 질의 처리 기능을 제공하는 분산 병렬 프로그래밍 환경이다. 본 공간 추론기에서는 정성 공간 추론의 전체 과정을 지식 인코딩, 역 관계 추론, 동일 관계 추론, 이행 관계 추론, 관계 정제, 지식 디코딩 등 크게 총 6개의 작업들로 나누고, 논리적 인과관계와 계산 효율성을 고려하여 작업들 간의 처리 순서를 결정하였다. 지식 인코딩 작업에서는 추론의 전처리 과정으로서 XML/RDF 형태의 입력 지식을 보다 간략한 내부 형태로 변환함으로써, 추론 대상인 지식 베이스의 크기를 축소시켰다. 일반적으로 이행 관계 추론 작업과 관계 정제 작업의 반복은 정성 공간 추론에 필요한 가장 많은 계산 시간과 기억 공간을 소모한다. 이 작업들을 효율화하기 위해 본 공간 추론기에서는 공간 추론에 필요한 최소한의 이접 관계들을 찾아내고, 이들을 기반으로 이행 관계 추론을 위한 조합표를 큰 폭으로 축소하고 관계 정제 작업도 최적화하였다. 대규모 벤치마킹 공간 지식 베이스를 이용한 실험을 통해, 본 논문에서 제안하는 대용량 정성 공간 추론기의 높은 추론 성능과 확장성을 확인하였다.

• 한국멀티미디어학회논문지
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• 제1권2호
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• pp.239-248
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• 1998

소프트웨어 재공학은 기존 시스템의 유지보수 문제에 대한 해결책으로 많은 연구가 이루어지고 있다. 재공 학은 역공학과 순공학을 통해 기존 시스댐에 대한 소프트웨어 개발을 의미하며, 기존 시스템의 소프트웨어에서 클래스를 추출하여 시스템의 이해를 높일 뿐만 아니라 소프트웨어 유지보수를 향상시키는데 적용된다 이를 위해 사용되는 중요한 개념으로 "합성"은 서로 다른 컴퍼넌트틀로부터 필요한 기능을 가져와 재구성하는 것이다. 또한, 정보 저장소에 저장된 클래스와 클러스터들은 고수준에서 재사용되기 위해 제공되는 시스템의 주요 컴퍼넌트들과 그들간의 구조적인 관계를 가진다. 이들은 그 각각으로 하나의 아키텍쳐를 구성하여 향후 동적 정보로 참조된다. 따라서, 기존의 객체지향 원시코드를 논리적으로 표현함으로써 추출기와 검색기, 합성기에 의해 클래스가 생성되며 클래스와 클러스터 정보는 각각 최적화(optimization)를 통해 정련화된 정보를 추출해 낸다. 이러한 정보틀은정보저장소에 저장되며,클래스간의 관계성에 의한클러스터를하나의 새로운아키텍쳐로써 생성한 다. 또한, 이 정보는 향후 실행 가능한 코드로써 사용되어진다. 본 논문에서 제시한 툴은 재공학을 기반으로 객체지향 정보를 분석하고 합성 방법론을 수행하여 새로운 정보로써 사용자에게 제시된다. 또한, 새로운 코드와 재구축된 고수준의 합성 클래스는 재사용을 높이고, 기존 소프트웨어에 대한 고수준의 이해성과 유지보수성을 제공한다.

• 한국정보처리학회논문지
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• 제5권10호
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• pp.2627-2640
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• 1998

본 논문은 이동 컴퓨터 통신 환경에서 IP(Internet Protocol) 데이터그램을 전송하기 위한 가상 셀 시스템(virtual cell system0의 성능 분석을 다룬다. 하나의 가상 셀은 이웃한 다수의 물리적 셀(physical cell)들의 집합으로서, 원격브리지(remote bridge)로 구현된 기지국(base station)들을 멀티캐스트 기능을 갖는 고속 데이터그램 패킷 데이터망으로 연결하여 구성된다. 가상 셀 시스템에서의 호스트 이동성은 기지국들 사이에 분산되어 있는 계층적 위치정보를 기반으로 동작하는 데이터링크 계층의 가상 셀 프로토콜(Virtual Cell Protocol )을 통하여 지원된다〔1〕. 이러한 가상 셀 시스템은 물리적 셀들 사이에 임의의 호스트 이동성 패턴과 데이터전송 패턴이 주어진 경우에 전체 시스템의 통신 비용을 최소화할 수 있도록 논리적으로 유연한 가상 셀 시스템의 구축을 가능하게 한다〔2〕. 본 논문에서는 가사 dtpf 시스템의 성능 모델로서 BCMP 개방 복합 클래스 대기 행렬 네트워크(BCMP open multiple class queueing network)를 채택하고, 물리적 셀들 사이의 호스트 이동성 패턴과 데이터전송 패턴에 대하여 임의의 토폴지와 최적화된 토폴로지로 구축된 가상 셀 시스템의 성능을 비교 분석한다. 특히 이동 호스트 수, 이동 속도, 그리고 데이터전송 양과 같은 다양한 시스템 파라메타를 변화시키면서 이에 따라 생성되는 데이터 메시지, 핸드오프(handoff) 메시지, 그리고 주소 용해(address resolution) 메시지 각각에 대하여 망 구성요소의 이용도(utilization)와 시스템 처리 시간(system response time)을 비교 분석한다.

• 대한기계학회논문집A
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• 제35권7호
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• pp.729-736
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• 2011

TOPSIS(Technique for Order Preference by Similarity to Ideal Solution)는 상충되는 다수의 속성이 존재하는 상황에서 의사결정이 요구되는 다속성 의사결정법(Multi Attribute Decision Making) 중 하나이다. 이는 선택된 대체안이 최선의 이상적 대체안으로부터 가장 가까운 거리에 위치해야 하고, 동시에 부정적으로 이상적인 대체안으로부터는 가장 멀리 위치해야 한다는 논리에 입각한 의사결정 기법이다. TOPSIS 는 최소화와 최대화가 공존하는 다목적함수 형상 최적설계에 적용이 가능하다. 본 연구에서는 TOPSIS 와 베지어 곡선(Rational Bezier Curve)을 적용하여 CRT(Cathode Ray Tubes) 후면유리의 다중목적 형상최적설계를 수행하였다. 무게와 1 차 주응력의 두 가지 다중목적 함수를 최적화하기 위하여, 다중목적 함수의 성능지표를 TOPSIS 의 상대적 근접도로 정의하고 이를 반응표면모델로 구성하여 다중목적 형상최적설계가 가능한 방법론을 제안하였다. 이를 통해 하나의 최적해가 아닌 최적해의 군이 선정되어, 무게와 주응력 최적해의 모순관계를 확인하면서 다양한 설계요구 스펙을 만족시켜줄 수 있는 방안을 설계자가 스스로 선택하도록 하였다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.83-94
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• 2003

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100㎒ 샘플링 클럭 주파수와 10㎒ 입력 신호 주파수에서 SFDR은 약 65㏈로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350㎛ × 750 ㎛ 의 면적을 갖는다.