• 대한전자공학회논문지
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• 제25권7호
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• pp.844-850
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• 1988

In this paper, the implementation of optical parallel boolean logic gates using two Liquid Crystal TVs is described. Based on theory of polarization modulation, two Liquid Crystal TVs are arranged in tandem and parallel to perform optical logic operations. Experimental results of binary image using two Liquid Crystal TVs are presented.

• 한국광학회:학술대회논문집
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• 한국광학회 2006년도 하계학술발표회 논문집
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• pp.209-210
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• 2006

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.79-85
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• 2001

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력변수로 분리하여 조합논리회로로 구성한다. 구성된 회로는 DAG 형식으로 표현한다. DAG에서 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드는 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정한다. 각 노드가 가지고 있는 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB의 OR텀수보다 비용이 초과되지 않는 노드를 병합하여 매핑 가능한 클러스터를 구성한다. 매핑 가능 클러스터들 중에서 가장 짧은 다단의 수를 갖는 클러스터들을 선택하여 그래프 분할을 수행한다. 분할된 클러스터들은 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 빈 패킹(Bin packing)을 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다. TMCPLD와의 결과 비교는 조합논리 회로의 5개 회로만을 비교한 결과 4.7% 감소되었다. 이와같은 실험결과는 CPLD를 이용한 기술매핑에 상당한 효율성을 제공할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.54-58
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• 2007

LTPS TFT의 개발과 성능 향상은 패널에 다양한 디지털 회로를 내장하는 SOP의 비약적 발전에 기여하였다. 본 논문에서는 일반적으로 적용되는 낮은 성능의 CMOS 논리게이트를 대체할 수 있는 전류모드 논리(CML) 게이트의 설계 방법을 소개한다. CML 인버터는 낮은 로직스윙, 빠른 응답 특성을 갖도록 설계할 수 있음을 보였으며 높은 소비전력의 단점도 동작 속도가 높아질수록 CMOS의 경우와 근사해졌다. 아울러 전류 구동능력을 키울 필요가 없는 까닭에 많은 수의 소자가 사용되지만 면적은 오히려 감소하는 것을 확인하였다. 특히 비반전 및 반전 출력이 동시에 생성되므로 noise immunity가 우수하다. 다수 입력을 갖는 NAND/AND 및 NOR/OR 게이트는 같은 회로에 입력신호를 바꾸어 구현할 수 있고 MUX와 XNOR/XOR 게이트도 같은 회로를 사용하여 구현할 수 있음을 보였다. 결론적으로 CML 게이트는 다양한 함수를 단순한 몇가지의 회로로 구성할 수 있으며 낮은 소비전력, 적은 면적, 개선된 동작속도 등을 동시에 추구할 수 있는 대안임을 확인하였다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.311-323
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• 1997

본 논문에서는 게이트 레벌 소자와 스위치 레벨 소자가 함께 사용한 혼합형 조합 회로에서의 고착 고장(stuck-at fault) 검출을 위한 고장 시뮬레이션에 대하여 기술 한다. 실용적인 혼합형 회로의 고장 검출용으로 사용하기 위하여 게이트 레벨 및 정 적 스위치 레벨 회로는 물론 동적 스위치 레벨의 회로들도 처리할 수 있도록 한다. 또한, wired 논리 소자에서의 다중 신호 충돌 현상을 해결하기 위하여 새로운 6치 논 리값과 연산 규칙을 정의하여 신호 세기의 정보와 함께 사용한다. 고장 시뮬레이션의 기본 알고리즘으로는 게이트 레벨 조합 회로에서 주로 사용되는 병렬 패턴 단일 고장 전달(PPSFP:parallel pattern single fault propagation) 기법을 스위치 레벨 소자에 확장 적용한다. 마지막으로 스위치 레벨 소자로 구현된 ISCAS85 벤치 마크 회로와 실 제 혼합형 설계 회로에 대한 실험 결과를 통하여 본 연구에서 개발된 시스템의 효율 성을 입증한다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.39-46
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• 2005

본 연구에서는 광논리 및 광접속에 응용할 수 있는 GaAs/AIGaAs 구조의 완전 공핍 광 싸이리스터(depleted optical thyristor, DOT)에 1/4 파장 거울층 (quarter wavelength reflector stacks, QWRS)을 제작하여 특성을 측정 분석하였다. 바닥면에 위치한 QWRS는 광 방출 효율뿐만 아니라 흡수 효율을 증가시킨다. 바닥면에 QWRS를 넣은 것과 그렇지 않은 두가지의 DOT를 제작하여 비선형 S-자 형의 전류-전압 특성, 광 방출 효율 및 흡수 효율을 측정, 분석하였다. 하부 거울층을 삽입한 DOT와 기존의 DOT의 스위칭 변화는 각각 1.82 V와 1.52 V로 흡수효율에서 20 % 증가함을 보인다. 뿐만 아니라, 하부 거울층을 이용한 DOT는 기존의 소자에 비하여 발광 효율 면에서 최고 46 % 향상된 결과를 나타낸다. 스위칭 특성을 분석하기 위하여 순방향 전압에서 비선형 s-자형의 전류-전압 특성을, 역방향 전압에서 완전 공핍 전압을 모의실험을 통하여 알아보았다. 모의실험 방법으로 유한 차분 방법 (finite difference method, FDM)을 이용하여 최적화된 DOT 각 층의 두께와 도핑 농도를 구하였다.

• 전자공학회논문지C
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• 제36C권6호
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• pp.9-17
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• 1999

본 논문에서는 시간제약 조건을 고려한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후, 출력에지가 2이상인 노드를 분할하지 않고 노드를 복제(replication)하여 DAG을 재구성함으로써 지연시간과 CLB의 개수가 최소화 되도록 하였다. 즉, 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정한다. 그런 다음 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고 네 번째로 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논 문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 기술 매핑 툴인 TEMPLA에 비해 CLB의 개수가 18% 감소되었다.

• 전기전자학회논문지
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• 제6권1호
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• pp.30-39
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• 2002

본 논문에서는 제산기를 제거한 Sasaki의 퍼지제어기로 부터 제어기의 소자 수를 줄일 수 있는 새로운 퍼지제어기(fuzzy controller)의 구성 방법을 제안하였다. 퍼지제어회로 구성에 필요한 무게 중심법에 대하여 Sasaki는 새로운 연산자를 정의하여 제산 회로를 제거한 바 있다. 본 논문에서 제안한 퍼지화 및 비 퍼지화 방법을 통해 Sasaki의 회로에 비해 더욱 간단한 회로를 구성하였고, 퍼지화 및 비 퍼지화 과정이 서로 역 연산이 되게 하여 논리상의 일치를 유지하였다. 이를 통해 퍼지논리 추론에 큰 영향을 주지 않는 한계 곱 부분들을 제거할 수 있는 새로운 설계방법 및 제어기 구조를 제시하였다. 본 논문에서 제안한 설계방법을 물탱크(water tank)의 수위조절에 관한 퍼지제어에 적용하여 Sasaki가 제안한 제어기와 본 논문에서 제안한 제어기의 성능을 비교하고 검증하였다. 결과를 통해 Sasaki 연산회로와 대등한 결과를 가지면서도 제어기의 블록수와 소자수가 감소되어 보다 간략화 된 회로 구성이 가능함을 보였다. 본 논문에서 제안한 기법과 회로는 전건부의 수와 언어변수의 개수가 많아질수록 제안된 방법이 더욱 효과적이라 할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제10권3호
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• pp.11-18
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• 2005

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리하여 DAG로 표현한 후 노드를 검색한 후 팬 아웃 프리 트리로 재구성한다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정하여 매핑 가능 클러스터를 구성한다. 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 빈 패킹(Bin packing)를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 $62.6\%$의 논리블록의 수가 감소되었고, TEMPLA에 비해 $17.6\%$ 감소되었다.

• 한국컴퓨터정보학회논문지
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• 제4권3호
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• pp.35-46
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• 1999

본 논문에서는 시간적 조건에서 실행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 실행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고. 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 실행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 실행 시간이 20.3% 감소되었다.