시스템의 성능을 평가하기 위하여 1차원 3-이웃 셀룰라 오토마타(Cellular Automata, 이하 CA) 기반의 의사 난수 생성기가 여러 분야에서 많이 응용되고 있다. 보다 더 효과적인 키 수열 생성을 위해 2차원 CA와 1차원 5-이웃 CA가 응용되었으나, 주어진 특성 다항식에 대응하는 대칭 1차원 5-이웃 CA를 설계하는 것은 매우 어려운 문제이다. 이를 해결하기 위해 특성 다항식의 점화식을 이용한 합성 방법, Krylov 행렬을 이용한 합성 방법과 같이 1차원 5-이웃 CA 합성에 관한 연구들이 진행되었다. 그러나 여전히 비선형 방정식을 풀어야 하는 문제점이 있었다. 이러한 문제점을 해결하기 위해, 최근 90/150 CA의 전이 행렬과 블록행렬을 이용한 1차원 5-이웃 CA 합성 방법이 제안되었다. 본 논문에서는 제안된 알고리즘의 이론적인 과정을 상세히 기술하고 그 알고리즘을 이용하여 높은 차수의 원시 다항식에 대응하는 대칭 1차원 5-이웃 CA를 구한다.
본 논문에서는 타원 곡선 상에서의 Diffie-Hellman 기반의 하이브리드 암호 시스템을 제안하고, 구체적인 프로토콜을 설계하였다. 본 논문에서 제안하는 하이브리드 암호 시스템은 기존 하이브리드 시스템과 달리, 송신자와 수신자에 대한 함축적 키 인증성을 제공하는 효율적인 하이브리드 암호 시스템이다. 이 시스템은 암호학적으로 안전한 의사 난수 생성기를 사용하여 세션키를 생성함으로써 안전성을 높였으며, 하이브리드 시스템이기때문에 공개키 시스템과 비밀키 시스템의 장단점을 보완하여 계산량 면에서 더 효율적이다. 또한 위장 공격이 불가능하며, 송신자의 비밀키가 노출되더라도 지정된 수신자 이외에는 정당한 평문을 얻을 수 없다. 그리고 세션키가 노출되더라도 다른 세션의 암호문의 안전성에는 영향을 주지 않는, 알려진 키에 대한 안전성 뿐만 아니라 상호 개체 인증과 재실행 공격에 대한 안전성도 제공한다.
GF(q)상의 원시다항식은 스크램블러, 에러정정 부호 및 복호기, 난수 발생기 그리고 스트림 암호기 등 여러 분야에 걸쳐 많이 사용되고 있다. GF(q)상의 원시다항식을 생성하는 효율적인 알고리즘이 A.D. Porto에 의하여 제안되었으며, 그 알고리즘은 한 원시다항식을 이용하여 다른 원시다항식을 구하는 방법을 반복 사용하여 원시다항식 수열을 생성하는 방법이다. 이 논문에서는 A.D. Porto가 제안한 알고리즘을 개선한 알고리즘을 제안하였다. A.D. Porto의 알고리즘의 running time은 O($\textrm{km}^2$)이고, 개선된 알고리즘 running time은 O(w(m+k))이다. 여기서 k는 gcd(k,$q^m$-1)이 다. m차 원시다항식을 구하고자 할 때 k, m>>1 조건에서는 개선된 알고리즘을 사용하는 것이 효율적이다.
5세대 이후의 이동통신 기술은 초고속, 초연결, 초저지연 등을 요구하고 있다. 이 중, 안전한 초연결의 기술적 요구사항을 만족하기 위해서는 IoT 서비스의 말단에 해당하는 저사양 IoT 기기들도 고사양 서버와 동일한 수준의 보안 기능을 제공할 수 있어야 한다. 이러한 보안 기능을 수행하기 위하여 암호 알고리즘에서 필요한 정도의 안전성을 가진 암호키들이 요구되고, 암호키는 보통 암호학적 난수 발생기로부터 생성된다. 이때 난수 생성을 위해서는 좋은 잡음원들이 필요한데, 저사양 기기 환경 특성상 충분한 잡음원을 확보하기 어렵기 때문에 TRNG와 같은 하드웨어 난수 발생기를 사용한다. 이 논문에서는 방사성 동위원소의 붕괴를 예측할 수 없다는 양자의 특성을 기반으로 한 칩을 사용하였으며, 이 칩이 출력하는 신호를 기반으로 이진 비트열 형태의 엔트로피 소스를 얻는 여러 방법(TRNG)을 제시하였다. 또한, 각각의 TRNG에서 출력된 값의 엔트로피에 대해 NIST SP 800-90B 테스트를 이용하여 각 방법에 대한 엔트로피 양을 비교하였다.
기존의 RFID 인증 프로토콜은 트래킹 공격이나 스푸핑 공격에 취약하다는 단점을 가지고 있다. 특히 해쉬기반이나 랜덤 해쉬기반 RFID 인증 프로토콜은 스푸핑 공격으로 인하여 태그와 리더간의 인증이 안전하지 못한 프로토콜이며 해쉬체인 RFID 인증 프로토콜은 리더인증이 곤란한 일방향 인증 프로토콜이다. 본 논문에서 제안하는 프로토콜은 해쉬함수와 RNG(난수생성기)만을 사용하기 때문에 저가의 수동형 RFID 시스템에서 구현이 가능할 뿐만 아니라, 트래킹 공격과 스푸핑 공격에 안전하고, 태그와 리더간의 양방향 인증이 가능한 RFID 인증 프로토콜이다.
본 논문에서는 RFID 시스템의 Tag와 Reader 사이의 보안상의 문제점을 해결하기 위하여 공격에 강인한 AES 암호 프로세서 기반 인증 프로토콜을 제안한다. 제안한 인증 프로토콜은 Reader에서 난수를 생성하고 Tag와 Reader 그리고 Back-End Server의 인증과 통신 데이터를 암호화 하여 기존의 보안상의 문제점을 개선하고, ISO/IEC 18000-3 표준 프로토콜을 기반으로하여 확장된 패킷 구조를 사용한다. 제안한 시스템은 Xilinx ISE 9.1i 환경에서 Verilog HDL을 사용하여 설계하였으며, 설계 검증은 Mentor 사의 Modelsim 6.2c를 사용하여 제안된 시스템이 정확히 동작함을 확인하였다.
본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.
고품질 의사랜덤수열 생성은 암호화 프로토콜을 포함한 많은 암호화 응용 프로그램에서 매우 중요한 부분이다. 그러므로 의사랜덤수열 생성기(Pseudo Random Number Generator, 이하 PRNG)는 암호시스템에서 키수열 생성하는데 꼭 필요한 요소이다. PRNG는 고품질의 랜덤한 큰 데이터 스트림을 효과적으로 생성해야 한다. CA 기반의 PRNG는 LFSR기반의 PRNG에 의해 출력되는 난수열보다 랜덤성이 우수하다는 사실은 이미 잘 알려져 있다. 본 논문에서는 비밀키 암호시스템에서 보다 안전한 비트스트림을 생성하고 키 공간을 확장할 수 있는 PRNG를 설계하기 위해 최대길이를 갖는 90/150 셀룰라 오토마타(Cellular Automata, CA)로부터 유도된 여원 CA가 최대길이 CA임을 보인다. 또한 90/150 최대길이 CA(MLCA)와 여원벡터로부터 유도된 여원 MLCA의 각 셀에서 출력되는 수열 중 비선형 수열을 출력하는 셀의 위치를 분석한다.
본 논문에서는 u-Eco(ubiquitous ecological) City에서의 정보보호 정책을 제시한다. 이를 위하여 먼저, 다양한 유비쿼터스 도시의 정의를 살펴보고 u-Eco City의 개념, 주요 서비스 및 추진 과제를 정리한다. 그리고 유비쿼터스 서비스를 제공하기 위해 중추적인 역할을 수행하는 통합운영센터의 프레임워크를 제시하고, 센터에서의 개인정보 및 사생활 보호, 데이터 보호, 망설비 보호와 관련된 요구사항을 분석한다. 기존 정보보호 알고리즘과 달리 u-Eco City에서 운영되는 USN(ubiquitous sensor network)에서 정보의 수집, 가공 및 제공시 경량화된 암호화 알고리즘을 이용한 정보보호 기술(블록/스트림 암호화, 의사난수 생성기, 해쉬함수 및 공개키 암호화 등)이 요구되며 개인정보의 기밀성과 인증성을 보장해주기 위한 정책이 사전에 마련되어야 함을 알 수 있다.
타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.
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[게시일 2004년 10월 1일]
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