• Journal of the Microelectronics and Packaging Society
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• v.23 no.2
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• pp.79-84
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• 2016

A flexible electronic device deformed by external force causes the failure of a semiconductor die. Even without failure, the repeated elastic deformation changes carrier mobility in the channel and increases resistivity in the interconnection, which causes malfunction of the integrated circuits. Therefore it is desirable that a semiconductor die be placed on a neutral line where the mechanical stress is zero. In the present study, we investigated the effects of design factors on the position of neutral line by finite element analysis (FEA), and expected the possible failure behavior in a flexible face-down packaging system assuming flip-chip bonding of a silicon die. The thickness and material of the flexible substrate and the thickness of a silicon die were considered as design factors. The thickness of a flexible substrate was the most important factor for controlling the position of the neutral line. A three-dimensional FEA result showed that the von Mises stress higher than yield stress would be applied to copper bumps between a silicon die and a flexible substrate. Finally, we suggested a designing strategy for reducing the stress of a silicon die and copper bumps of a flexible face-down packaging system.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.4
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• pp.97-103
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• 2014

Among various lead-free solders, the Sn-58Bi solders have been considered as a highly promising lead-free solders because of its low melting temperature and high tensile strength. However, Sn-58Bi solder has the poor ductility. To enhance the mechanical property of Sn-58Bi solder, epoxy-enhanced Sn-58Bi solders have been studied. This study compared the microstructures and the mechanical properties of Sn-58Bi solder and Sn-58Bi epoxy solder with aging treatment. The solders ball were formed on the printed circuit board (PCB) with organic solderability preservative (OSP) surface finish, and then the joints were aged at 85, 95, 105 and $115^{\circ}C$ for up to 100, 300, 500 and 1000 hours. The shear test was conducted to evaluate the mechanical property of the solder joints. $Cu_6Sn_5$ intermetallic compound (IMC) layer grew with increasing aging time and temperature. The IMC layer for the Sn-58Bi epoxy solder was thicker than that for the Sn-58Bi solder. According to result of shear test, the shear strength of Sn-58Bi epoxy solder was higher than that of Sn-58Bi solder and the shear strength decreased with increasing aging time.

• Proceedings of the KWS Conference
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• 2009.11a
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• pp.71-71
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• 2009

전자제품의 다양한 기능들의 융복합화 및 휴대 편의성 경향은 이제 더 이상 새로운 것이 아니다. 이러한 추세에 따라 전자부품들은 모듈화 되고, 휴대하기 용이해 지고 있다. 또한 다양한 제품 디자인에 적용하기 위해 제품에 장착되는 부품의 기구적 위치 배열의 한계 또한 제약 받고 있다. 따라서 최근의 전자부품은 모듈화 되고 있으며, 기구적 한계를 극복하기 위한 Flexible 모듈의 사용이 증가하고 있다. 또한 양산측면에서 Roll-to-Roll(R2R) 방식을 적용함으로써 생산성을 극대화 하고 있다. 이때 R2R 적용을 위해서는 제품이 굴곡 될 수 있도록 유연성이 보장되는 Bendable 전자모듈의 개발이 필수적으로 요구되고 있다. Flexible 기판은 더 이상 새로운 기술이 아니지만, Felxible 기판 내부에 칩이 내장되고, 회로가 형성되어 자체적으로 기능을 수행할 수 있도록 한 Bendable 전자모듈을 R2R 방식으로 제조하는 기술은 매우 새로운 접근이라 할 수 있다. 이러한 기술개발이 현실화 된다면, Wearable Electronics 및 Flexible Display 등 다양한 전자제품에 응용될 수 있을 것으로 기대된다. 그러나 이러한 제품의 상용화를 위해서는 Bendable 전자모듈에 대한 신뢰성이 확보되고, 제품으로써의 수명이 보증되어야 한다. 신규 개발되는 제품의 신뢰성 검증항목이나 수명평가 모델은 현재까지 제안되지 않고 있는 실정이다. 또한 다양한 사용 환경에서 고장(Failure) 발생을 유발하는 스트레스 인자(Stress Factor)를 도출함으로써, 가속시험 또는 신뢰성 검증을 위한 인가 스트레스를 선정할 수 있다. 그러나 이러한 고장물리를 기반으로 스트레스 인자를 해석한 결과는 아직 보고되고 있지 않다. 따라서 본 연구에서는 $50{\mu}m$ 두께의 Si Chip에 저항변화를 관찰하기 위한 회로를 형성한 후 폴리이미드 기판을 이용하여 Si Chip이 임베딩된 Bendable 전자모듈을 제작하였다. 전자모듈의 실사용 환경에서의 수명예측을 위한 사전단계로써 고장물리에 기반한 고장모드와 고장메카니즘을 해석하는 것이 최우선 수행되어야 하며, 이를 바탕으로 고장을 유발하는 스트레스 인자를 도출 하였다. 고장도출을 위해 시제품은 JEDEC J-STD-020C의 MSL시험, 고온가압시험, 열충격시험 및 고온저장시험을 각각 수행하였으며, 이로부터 발생된 각각의 고장유형을 분석함으로써 스트레스 인자를 도출하였다. 또한 모아레(Moire) 간섭계를 이용하여 제작된 샘플의 온도변화에 따른 변형해석을 수행하였고, 동시에 Half Symetry Model을 이용한 유한요소해석(FEA)을 수행하여 변형해석 및 스트레스 유발원인을 도출하였다. 이 결과로 부터 고장물리 기반의 고장해석과 Moire 분석 그리고 시뮬레이션 해석 결과를 바탕으로 Bendable 전자모듈의 고장유발 스트레스 인자를 해석할 수 있었다.

• 한국신재생에너지학회:학술대회논문집
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• 2010.06a
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• pp.99.2-99.2
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• 2010

This paper investigates the dependence of a-Si:H/c-Si passivation and heterojunction solar cell performances on various cleaning processes of silicon wafer and surface morphology. It is observed that passivation quality of a-Si:H thin-films on c-Si wafer highly depends on wafer surface conditions. The MCLT(Minority carrier life time) of wafer incorporating intrinsic (i) a-Si:H as a passivation layer shows sensitive variation with cleaning process and surface morpholgy. By applying improved cleaning processes and surface morphology we can obtain the MCLT of $200{\mu}sec$ after H-termination and above 1.5msec after i a-Si:H thin film deposition, which has implied open circuit voltage of 0.720V.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.355-355
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• 2012

Si (111) 기판 위에 polystyrene (PS) bead를 사용하여 만들어진 약 100 nm 나노 구멍에 GaN나노선을 molecular beam epitaxy 법으로 성장하였다. 성장 온도와 III/V 비율 변화에 대하여 성장된 GaN 나노선의 모양과 광학적 특성은 scanning electron microscopy (SEM)와 photoluminescence (PL) 등으로 조사하였으며, InN/GaN 이종접합 및 InGaN p-n 다이오드구조를 성장하여 atomic force microscopy의 tip 접촉방법으로 전기적 특성을 조사하였다. PL 측정 결과 성장온도가 높아지면 Ga 빈자리와 관계된 3.28 eV의 donor acceptor pair (DAP) 신호와 3.42 eV의 stacking faults (SF) 결함에 기인된 발광 신호세기가 감소하는 결과를 SEM으로부터 나노선 폭 및 길이는 좁아지면서 짧아지는 것을 관측하였다. 또한 nitrogen 원자양이 증가하면서 Ga 빈자리와 관련된 3.28 eV DAP 신호가 증가하는 것을 관측하였다. 이들 결과로부터 GaN 나노선의 SF 발광 신호관련 원인에 대하여 논의 하였다. AFM을 이용한 I-V 측정으로부터 성장조건 변화에 따른 GaN 나노선 및 p-n 접합 나노선의 전도 특성을 조사하여 나노선의 소자 응용에 대한 기본적인 물리특성을 규명하였다.

• Korean Chemical Engineering Research
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• v.49 no.3
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• pp.338-341
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• 2011

Thin silicon ribbon was used for fabricating flexible silicon p-i-n junction devices, consisting of 100${\times}$100 arrays of pixels in 1 inch on the diagonal. Those passive matrix devices exhibited the rectification ratio $>10^{4}$ owing to smaller cross-talking current than that of p-n junction devices. P-i-n devices fabricated on silica/silicon substrates are easily detached by treatment with hydrofluoric acid and are subsequently transferred onto both PDMS and flexible PET film.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.6 no.6
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• pp.497-501
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• 2005

Dry film method was applied to fabricate lead-free transparent dielectric fur PDP(Plasma Display Panel). From various slurry compositions, it was able to find out the. best composition for producing high density green sheet. The slurry exhibited shear thinning characteristics which are known to be suitable fur producing a high quality green sheet. The thermal expansion coefficient of the fabricated transparent dielectric was measured to be $97{\times}10^{-7}/^{\circ}C$ which is close to the value of the glass substrate(PD-200). Cross sectional SEM of the transparent dielectric layer on PD-200 showed that the two layers were well attached each other with no observable gaps between them.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.233-233
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• 2003

교환바이어스(exchange bias)현상은 강자성과 반강자성의 접합계면에서 강한 상호 교환결합력에 의해 발생하는 것으로 알려져 있다. 이 현상은 1956년 Meiklejohn과 Bean에 의해 CoO 층으로 둘러싸인 Co 입자에서 발견된 이후, 강자성과 반강자성의 접합계면을 가지는 다층 박막에서의 교환바이어스에 대한 연구가 진행되어왔다. 이는 강자성/반강자성 박막의 교환바이어스 특성을 이용하여, 강자성 박막의 스핀방향을 고정시킬 수 있기 때문이다. 이러한 교환바이어스 특성은 하드드라이브의 고밀도 자기헤드소자 및 비휘발성 자기메모리소자에 응용되어지는 등 경제적 가치를 갖는 기술적인 면과 교환바이어스라는 자기특성의 학문적인 가치로 인해 이 분야에 대한 집중적인 투자와 연구가 이루어지고 있다 최근에는 교환바이 어스 현상의 원인과 형성기구에 대한 연구가 활발히 진행되고 있다. 그러나 강자성과 반강자성 박막의 단거리 상호 교환결합력에 의한 교환바이어스 현상은, 계면의 원자구조, 자기구조 및 각자성층의 여러 가지 인자들에 대해서 지속적으로 연구되고 있다. 본 연구에서는 Helmhertz 코일의 진동샘플형 자력계(VSM)을 이용하여 Si 기판위에 증착된 NiFe(10nm)/FeMn(t)/NiFe(10nm) 다층박막에서 FeMn층의 두께에 대한 각각의 교환바이어스 현상을 조사하고 사잇층 FeMn층의 surface를 Ar ion beam etching하여 etching 조건에 따른 교환바이어스를 비교분석 하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.178-178
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• 2013

고체내의 결함을 분석하기 위한 장비로는 대표적으로 DLTS (deep level transient spectroscopy)를 이용하여 깊은 준위 결함의 활성화에너지를 구하는 분석법, 투과전자현미경을 이용한 박막의 결정살창 분석법, photoluminescence나 electroluminescence를 이용하여 광학적인 방법으로 결함을 분석하는 방법, 마지막으로 광전류 측정을 통하여 결함을 분석하는 방법 등이 있다. 이 중에서도 빛에 의해서 증가되는 광전류를 이용한 결함 분석 방법은 과거에는 종종 시행되어 왔으나 최근에는 거의 연구되어지고 있지 않고 있다. 고체 내의 많은 결함들이 빛에만 반응하는 결함도 있으며 전기적인 측정을 통해서만 발견되는 결함이 존재하기 때문에 모든 부분을 다 만족시키는 방법은 찾기가 힘들다고 알려져 있다. 한편, ZnO는 octahedral 구조로 공간이 비어있기 때문에 여러 가지 결함이 존재하는데, 그 중에서 valence band 바로 위 0.3~0.5 eV에 존재하는 결함 준위는 Zn 빈자리에 의한 결함으로 이론적으로만 밝혀졌을 뿐 실험적으로는 현재까지 발견되어지고 있지 않다. 본 연구에서는 광전류를 이용하여 n-ZnO/p-Si과 n-ZnO/p-GaN p-n 접합 다이오드 내의 결함에 대한 연구를 진행하였다. ZnO를 UHV 스퍼터링 방법으로 성장하였으며 ZnO의 결함의 양을 조절하기 위해 박막의 두께와 증착할 때의 기판 속도 등을 조절하였다. 이렇게 성장된 ZnO 기반의 다이오드를 광전류 측정을 이용하여 결함을 분석하였다. 실험결과 420 nm 파장의 빛을 다이오드에 주사하였을 때 광전류가 크게 증가하는 것을 확인하였으며 이것은 이론적으로만 주장되어져 왔던 Zn 빈자리 결함에 의한 것으로 판단되었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.5 no.1
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• pp.157-165
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• 2001

We analyzed the electrical characteristics of platinum silicide schottky junction to develope the voltage swing in Integrated Schottky Logic gates, and simulated the characteristics with the programs in this junctions. Simulation programs for analytic characteristics are the Medichi tool for device structure, Matlab for modeling and SUPREM V for fabrication process. The silicide junctions consist of PtSi and variable silicon substrate concentrations in ISL gates. Input parameters for simulation characteristics were the same conditions as process steps of the device farications process. The analitic electrical characteristics were the turn-on voltage, saturation current, ideality factor in forward bias, and has shown the results of breakdown voltage between actual characteristics and simulation characteristics in reverse bias. As a result, the forward turn-on voltage, reverse breakdown voltage, barrier height were decreased but saturation current and ideality factor were increased by substrates increased concentration variations.