• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2003.05a
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• pp.530-533
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• 2003

본 논문에서는 2GHz의 패치폭과 그라운드면의 폭이 같은 QMSA의 구조를 설계 및 제작하였고, QMSA의 구조를 변형하여 용량을 장하한 QMSA와 기생소자를 갖는 QMSA를 제안하였다. QMSA의 구조는 한 쪽 끝이 전기적으로 단락된 λ/4의 구조로 설계하였으며, 용량을 갖는 QMSA는 상측 평행 평판과 하측 평행 평판 사이의 용량을 구성시킴으로써 리턴로스와 공진주파수의 변화를 비교 평가하였다. 또한, 기생소자를 갖는 QMSA의 구조는 상측 평행 평판위에 기생소자를 가변함으로써 안테나를 소형화할 수 있었다. QMSA는 2GHz의 중심주파수를 갖고 2%의 대역폭을 갖으며, 용량의 변화와 기생소자의 길이에 따라 공진주파수의 변화를 보였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.14 no.9
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• pp.899-903
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• 2003

In this paper, a wide band helical antenna for mobile handset using parasitic element effect has been investigated. To obtain the effect of parasitic element, we utilized the cylindrical conductor which is not feed. As thickness of cylindrical conductor is increasing, second and third resonance frequency become abruptly variable. In case of that 4.5mm diameter parasitic element cylindrical conductor is inserted, normal mode helical antenna obtained bandwidth of around 900 MHz on the limit of R. L., - 5 dB.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.26 no.5
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• pp.483-491
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• 2015

This paper describes the design optimization of parasitic elements used for TACAN broadband antenna. We deployed parasitic elements arranged in a circular array to electronically rotate the antenna instead of employing a mechanically rotated antenna to generate the composite radiation pattern of 15 Hz and 135 Hz including bearing information and to meet the harmonic contents specification of MIL-STD-291C. We performed the simulation for optimization of the parasitic elements and fabricated the antenna composed of 16 parasitic elements of 15 Hz and 63 parasitic elements of 135 Hz. With harmonics magnitude reduction by increasing the number of steps using vector composition of the reflectors, the measured result meets the specification of MIL-STD-291C.

• Proceedings of the KIEE Conference
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• 2004.11a
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• pp.17-19
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• 2004

트렌치 게이트 구조를 통해 순방향 전압 강하 손실 없이 기생 사이리스터 래치-업을 억제시키는 새로운 수평형 절연 게이트 바이폴라 트랜지스터 (LIGBT)를 제안하였다. 제안된 소자의 베이스 션트 저항은 정공의 우회로 인하여 감소하였으며, 이에 따라 기생 사이리스터 래치-업이 억제되었다. 제안된 소자의 순방향 전압강하는 트렌치 구조에 의한 유효 채널 폭 증가로 감소하였다. 제안된 소자의 동작 원리 분석을 위해 ISE-TCAD를 이용한 3차원 시뮬레이션을 수행하였으며, 표준 CMOS 공정을 이용하여 소자를 제작 및 측정하였다. 제안된 소자의 순방향 전압 강하는 기존의 LIGBT에 비해 증가하지 않았으며, 래치-업 용량은 2배로 향상되었다. 제안된 소자의 포화 전류는 감소하였으며, 이로 인하여 소자의 강인성 (ruggedness)이 향상되었다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2001.11a
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• pp.267-271
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• 2001

다이오드의 소신호 및 대신호 파라미터 추출은 DC 해석, 외부 기생 소자 추출, 마지막으로 5-파라미터에 의한 내부소자 추출로 이루어진다. DC IV-곡선과 S-파라미터의 curve-fitting으로 내부 파라미터를 구하였고 외부 기생소자는 바이어스에 따라 변하지 성질을 이용하였다. 사용된 소자는 Schottky diode는 SIEMENS사의 BAS125를, Varactor diode는 SONY사의 1t362를, PIN diode는 Hitachi사의 HVM14S를 모델로 사용하였다. 실측을 위해 사용된 소자는 각각 HP사의 HSMS-2822, SONY사의 1t362, HP사의 HSMP-3834을 이용하여 측정하였다.

• Journal of Advanced Navigation Technology
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• v.15 no.4
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• pp.596-601
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• 2011

This paper has presented research results for the switching mode class E frequency multiplier that has simple circuit structure and high efficiency. Frequency multiplication is coming from the nonlinearity of the active component, and this paper models the FET active component as a simple switch and some parasitics to analyze the characteristics. The matching component parameters for the class E frequency doubler have been derived with modeling the FET as a input controlled switch and some parasitics. A circuit simulator, ADS, is used to simulate the output voltage and current waveform and efficiency with the variation of the parasitic values. With 2.9GHz input and 2V bias, the drain efficiency has been decreased from 98% to 28% with changing the parasitic capacitance from 0pF to 1pF at 5.8GHz output, which shows that the parasitic capacitance CP has the most significant effect on the efficiency among the parasitics of FET.

• The Journal of the Korea institute of electronic communication sciences
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• v.13 no.2
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• pp.341-348
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• 2018

A WLAN dual band dipole antenna with parasitic elements and a reflector is presented for high gain operation. The parasitic elements are used for practical application and high gain operation of the radiation pattern at the WLAN dual band. The proposed antenna consists of three layers, and has dimensions of $74mm{\times}40 mm{\times}31.4mm$. From the experimental results, the achieved impedance bandwidths were 1035 MHz (2.031-3.066 GHz) and 1119 MHz (5.008-6.127 GHz), respectively. The measured maximum gain at each WLAN band was 6.69 dBi and 7.81 dBi, respectively.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.10
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• pp.33-46
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• 2015

In this paper, we predicts the analog and digital circuit performance of FinFETs that are scaled down following the ITRS(International technology roadmap for semiconductors). For accurate prediction of the circuit performance of scaled down devices, accurate parasitic resistance and capacitance analytical models are developed and their accuracies are within 2 % compared to 3D TCAD simulation results. The parasitic capacitance models are developed using conformal mapping, and the parasitic resistance models are enhanced to include the fin extension length($L_{ext}$) with respect to the default parasitic resistance model of BSIM-CMG. A new algorithm is developed to fit the DC characteristics of BSIM-CMG to the reference DC data. The proposed capacitance and resistance models are implemented inside BSIM-CMG to replace the default parasitic model, and SPICE simulations are performed to predict circuit performances such as $f_T$, $f_{MAX}$, ring oscillators and common source amplifier. Using the proposed parasitic capacitance and resistance model, the device and circuit performances are quantitatively predicted down to 5 nm FinFET transistors. As the FinFET technology scales, due to the improvement in both DC characteristics and the parasitic elements, the circuit performance will improve.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.336-337
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• 2018

전력 전자 시스템 내의 전도성 노이즈는 반도체 스위칭 소자의 고속 동작에 큰 영향을 받는다. 특히 실리콘 카바이드 (SiC) 등의 신소재 반도체 소자 (wide band-gap device, WBG device) 특유의 고속 dv/dt 특성이 전력전자모듈 (power electronics module, PEM) 내의 기생 용량 (parasitic capacitance)에 인가될 경우 상당한 전도성 노이즈의 원인이 되므로 이를 해결할 필요가 있다. 본 논문에서는 유전율이 낮은 재료를 PEM 내부에 사용함으로써 기생 용량을 줄이고, 따라서 공통 모드 전류의 발생 또한 최소화할 수 있는 설계를 제안한다. 제안된 PEM 설계 기법은 외부 필터를 필요로 하지 않으며, PEM 내의 스위칭 소자-방열 소자간 열저항 (thermal resistance)를 증가시키지 않으면서도 기생 용량을 최소화하여 노이즈를 억제한다. 제안된 방법으로 제작된 PEM을 1 kW 출력 100 kHz 스위칭 주파수의 강압형 dc-dc 컨버터에 적용하여 공통모드 전도성 전류가 줄어듬을 증명하였다.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.448-449
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• 2018

최근, WBG 반도체 소자에 대한 연구가 활발히 진행됨에 따라 고속 스위칭으로부터 발생되는 문제점들을 해결하기 위한 여러 방안들이 제시되고 있다. WBG 반도체 소자의 안정적인 고속 스위칭을 실현하기 위해서는 게이트 드라이버 내에 존재하는 기생 인덕턴스를 최소화하는 것이 가장 중요하다. 본 논문에서는 layout의 최적화 설계를 통해 GaN FET 구동용 게이트 드라이버 내의 기생 인덕턴스를 최소화할 수 있는 방안을 제시하고 설계를 통해 만들어진 게이트 드라이버를 실험을 통해 스위칭 특성을 분석하였다.