DOI QR코드

DOI QR Code

Characteristics Analysis of Class E Frequency Multiplier using FET Switch Model

FET 스위치 모델을 이용한 E급 주파수 체배기 특성 해석

  • Received : 2011.07.28
  • Accepted : 2011.08.30
  • Published : 2011.08.31

Abstract

This paper has presented research results for the switching mode class E frequency multiplier that has simple circuit structure and high efficiency. Frequency multiplication is coming from the nonlinearity of the active component, and this paper models the FET active component as a simple switch and some parasitics to analyze the characteristics. The matching component parameters for the class E frequency doubler have been derived with modeling the FET as a input controlled switch and some parasitics. A circuit simulator, ADS, is used to simulate the output voltage and current waveform and efficiency with the variation of the parasitic values. With 2.9GHz input and 2V bias, the drain efficiency has been decreased from 98% to 28% with changing the parasitic capacitance from 0pF to 1pF at 5.8GHz output, which shows that the parasitic capacitance CP has the most significant effect on the efficiency among the parasitics of FET.

본 논문에서는 간단한 회로구조와 높은 효율을 갖는 스위칭 방식의 E급 주파수 체배기에 대한 연구를 수행하였다. 주파수 체배는 능동소자의 비선형성에 의해 발생하는데 본 논문에서는 FET 능동소자를 간단한 스위치 및 기생소자 성분 모델로 근사하여 특성을 해석하고자 하였다. FET를 입력에 의해 동작하는 스위치 및 기생소자로 모델링하고 E급 주파수 체배기의 정합소자 값을 유도하였다. ADS시뮬레이터를 이용하여 출력 전압과 전류 파형 및 효율을 시뮬레이션하고 기생성분에 따른 변화를 연구하였다. 기생 커패시턴스, 저항, 인덕턴스에 의한 영향을 시뮬레이션하였으며 입력주파수 2.9GHz, 바이어스전압 2V일 때, 출력주파수 5.8GHz에서 기생커패시턴스가 0pF에서 1pF으로 변화함에 따라 드레인효율은 98%에서 28%로 감소하여 기생커패시턴스 CP가 FET의 기생 성분 중 가장 큰 영향을 끼친 것을 확인했다.

Keywords

References

  1. Robert E. Zulinski and John W. Steadman, "Idealized operation of class-E frequency multiplier," IEEE Trans. Circuits Syst., vol. CAS-33, no. 12, pp. 1209-1218, Dec. 1986.
  2. T. Mury and V. F. Fusco, "Series-L/parallel-tuned comparison with shunt-C/series-tuned class-E power amplifier," IEEE Proc.-Circuits Devices Syst., vol. 152, no. 6, Dec. 2005.
  3. T. Mury and V. F. Fusco, "Even order harmonic series-L/parallel-tuned class-E frequency multiplier," IEEE Trans. Circuits Syst., vol. 54, no. 11, Nov. 2007.
  4. A. V. Grebennikov, "Load network design technique for switched-mode tuned class E power amplifiers," High Frequency Electron., vol. 3, no. 7, pp. 18-32, Jul. 2004.
  5. R. E. Zulinski and J. W. Steadman, "Performance evaluation of class E frequency multipliers," IEEE Trans. Circuits Syst., vol. CAS-33, pp. 343-346, Mar. 1986.
  6. M. Albulet, "Analysis and design of the class E frequency multipliers with rf choke," IEEE Trans. Circuits. Syst.-I, vol. 42, pp. 95-104, Feb. 1995. https://doi.org/10.1109/81.372849
  7. M. Weiss, M. Crites, E. Bryerton, Z. Popovic, and J. Whittaker, "Time-domain optical sampling of switched-mode amplifiers and multipliers," IEEE Trans. Microwave Theory Tech., vol. 47, no. 12, pp. 2599-2604, Dec. 1999.
  8. 노희정, 전현진, 구경헌, "5GHz 대역 고효율 주파수 체배기 설계 및 디지털 선형화," 한국항행학회논문지, 제13권 제6호, pp. 846-853, 2009. 12.