• Spatial Information Research
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• v.17 no.3
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• pp.371-379
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• 2009

Recently, GPU (Graphics Processing Unit) has been improved rapidly on the need of speed for gaming. As a result, GPU contains multiple ALU (Arithmetic Logic Unit) for parallel processing of a lot of graphics data, such as transform, ray tracing, etc. Therefore, this paper proposed a technique for parallel processing of spatial data using GPU. Spatial data consists of multiple coordinates, and each coordinate contains value of x and y axis. To display spatial data graphics operations have to be processed to large amount of coordinates. Because the graphics operation is identical and coordinates are multiple data, SIMD (Single Instruction Multiple Data) parallel processing of GPU can be used for processing of spatial data to improve performance. This paper implemented SIMD parallel processing of spatial data using two kinds of SDK (Software Development Kit). CUDA and ATI Stream are used for NVIDIA and ATI GPU respectively. Experiments that measure time of calculation for graphics operations are carried out to observe enhancement of performance. Experimental result is reported that proposed method can enhance performance up to 1,162% for graphics operations. The proposed method that uses parallel processing with GPU for spatial data can be generally used to enhance performance for applications which deal with large amount of spatial data.

• The Journal of Korean Institute of Next Generation Computing
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• v.15 no.2
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• pp.39-49
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• 2019

Recently, CPU-GPU integrated heterogeneous multicore processors have been widely used for improving the performance of computing systems. Heterogeneous multicore processors integrate CPUs and GPUs on a single chip where CPUs and GPUs share the LLC(Last Level Cache). This causes a serious cache contention problem inside the processor, resulting in significant performance degradation. In this paper, we propose the partitioned LLC architecture to solve the cache contention problem in heterogeneous multicore processors. We analyze the performance impact varying the LLC size of CPUs and GPUs, respectively. According to our simulation results, the bigger the LLC size of the CPU, the CPU performance improves by up to 21%. However, the GPU shows negligible performance difference when the assigned LLC size increases. In other words, the GPU is less likely to lose the performance when the LLC size decreases. Because the performance degradation due to the LLC size reduction in GPU is much smaller than the performance improvement due to the increase of the LLC size of the CPU, the overall performance of heterogeneous multicore processors is expected to be improved by applying partitioned LLC to CPUs and GPUs. In addition, if we develop a memory management technique that can maximize the performance of each core in the future, we can greatly improve the performance of heterogeneous multicore processors.

• Proceedings of the KSR Conference
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• 2011.10a
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• pp.1664-1666
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• 2011

오늘날 고성능의 소형 센서 및 무선통신 기술의 발달로 유비쿼터스 컴퓨팅의 실현이 가능하게 되었다. 미래의 스마트한 디바이스뿐만 아니라 무선통신이 가능한 USN(Ubiquito us Sensor network) 기술은 주변 현황을 인식하고 필요한 정보를 처리하여 현장건설 등에 피이드백 시킴으로써 보다 나은 건설 진행과정에 관한 파악과 설계변경 및 계획 등에 필요한 정보를 제공할 수 있다. 본 연구는 TinyOS 기반에서 운용되는 무선 통신에 의한 USN 기술과 그래픽 기반의 LabView 프로그래밍 기술을 융합하여 정보를 처리할 수 있는 일련의 인터페이스 방법을 구현하였다. 송수신된 데이터 처리 결과는 TinyOS 기반으로 동작하는 PC에 그래프 등으로 나타나도록 하였으며, 무선통신용 USN 기술과 융합된 그래픽 처리 기반의 마이크로프로세서 시스템의 장점과 편리성으로 건설현장의 진행과정파악 및 변경 등에 필요한 정보를 제공하며 건설현장 정보의 피이드백을 가능하도록 하였다. 그 결과, 철도건설 현장관리에서의 USN과 구조물의 정밀진단 및 관리에 매우 유용함을 입증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.52-54
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• 2001

3차원 그래픽 가속기는 지오메트리 처리(geometry processing)와 레스터라이져(rasterizer)로 구성된다. 본 논문에서는 지오메트리 처리들 고속으로 수행할 수 있는 벡터 형태의 처리 구조(VGE)를 제안하였다. 특허 기존의 부동소수점을 계산할 수 있는 구조에 4개의 FADD, FMUL, 128개의 벡터 레지스터를 추가하여 지오메트리 연산을 가속했으며 VGE와 비슷한 H/W 비용을 갖는 Hitachi의 SH4와 비교했을 때 평균 4.7배의 성능향상을 보였다. 또한 성능 평가를 위해 범용프로세서 시뮬레이터인 Simplescalar를 수정하여 시뮬레이터를 제작했으며 Viewperf Benchmark를 입력으로 사용하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.260-263
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• 2010

본 논문은 전자제어 시스템들의 소프트웨어의 설계 및 구현 과정에서 나타날 수 있는 의사 전달의 애매모호함을 줄여 요구사항 명세와 구현 시스템 사이의 불일치를 없애기 위한 실시간 제어 소프트웨어의 정형 명세 기법을 제안한다. 실시간 제어 시스템 이론은 미적분학에 바탕을 두고 있는 반면, 실제 동작은 대다수 임베디드 프로세서에 의해 동작함에 따라 제어기의 설계 시 고안된 연속적인 미분 방정식의 이산화 과정을 거쳐 소프트웨어로서 구현이 된다. 이 때, 시스템 설계 엔지니어와 소프트웨어 구현 엔지니어 사이의 이해도의 불일치와 구현 엔지니어의 시스템 이론의 이해 부재로 시스템에 심각한 오류를 야기할 수 있다. 이에 본 논문에서는 이러한 실시간 제어 시스템의 기능 및 동작에 대한 그래픽 기반 정형적 명세 기법을 제안하여 요구사항 명세 과정에서 구현 방식을 구체화하는 방향을 제시한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2023.07a
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• pp.729-731
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• 2023

운영체제(Operating System)는 사용자의 하드웨어, 시스템 자원(System Resources)을 제어하고 프로그램에 대한 일반적 서비스를 지원하는 시스템 소프트웨어(System Software)이다. 시스템 하드웨어를 관리할 뿐 아니라 응용 소프트웨어를 실행하기 위하여 하드웨어 추상화 플랫폼과 공통 시스템 서비스를 제공한다. 최근에는 가상화 기술의 발전에 힘입어 실제 하드웨어가 아닌 가상 머신(HyperVisor) 위에서 실행되기도 한다. 본 연구에서는 다중 코어 프로세서를 타겟으로 한 소규모 운영체제 개발 프로젝트의 일환으로 화면 모드를 전환해 주고, 화면을 그리는 기능을 작성해 주었다. 이를 잘 활용하면 고해상도 그래픽모드에서의 보다 심도 있는 그래픽의 구현, 나아가 임베디드 시스템, IOT 등 다양한 분야에 이용할 수 있다.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.33B no.1
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• pp.25-37
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• 1996

To process computer graphics in real time, the high-speed operations(multiplier and adder) are needed to increase the speed of graphic process. RNS(Residue Number System) is integer number system that has the parallel and high-speed operation. Also, it is able to design both high-speed multiplier and adder, since a cyclic group has an isomorphic relation between multiplication and addition in RNS. So in this paper, DRNS(Double Residue Number System) is proposed, it is used for the multiplier and the adder, which are designed using a circulative code for the high-speed graphic processor in RNS. The designed multiplier would operate with the speed of 87Mzz two TTL using 74s09 and 74s32.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.12
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• pp.2691-2697
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• 2010

Shader instructions and Compiler are designed for supporting 3D graphic shader 3.0 API. Variable-length instructions are proposed to reduce the size of hardware of graphic processor in SIMD structure by shortening the length of instructions. The designed shader compiler supports variable and two phased structured instructions, and can be programmable at ESSL level. Conformance Test proposed by Khronos group is accomplished to verify the design result of instructions and complier. The test result shows overall average 37% performance improvement at the 16 functions of basic GL shader.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.1
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• pp.10-18
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• 2007

Mobile communication devices such as PDAs, cellular phones, etc., need to perform several kinds of computation-intensive functions including H.264 encoding/decoding and 3D graphics processing. In this paper, new reconfigurable architecture is described, which can perform either motion estimation for H.264 or rendering for 3D graphics. The proposed motion estimation techniques use new efficient SAD computation ordering, DAU, and FDVS algorithms. The new approach can reduce the computation by 70% on the average than that of JM 8.2, without affecting the quality. In 3D rendering, midline traversal algorithm is used for parallel processing to increase throughput. Memories are partitioned into 8 blocks so that 2.4Mbits (47%) of memory is shared and selective power shutdown is possible during motion estimation and 3D graphics rendering. Processing elements are also shared to further reduce the chip area by 7%.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.1363-1366
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• 2006

본 논문에서는 각각의 그래픽 가속기에 픽셀 캐시를 사용가능 하게 하면서 성능을 증가시키고 일관성 문제를 해결하는 병렬 렌더링 프로세서를 제안한다. 제안하는 구조에서는 픽셀 캐시 미스에 의한 latency를 감소시켰다. 이러한 2가지 성과를 위하여 현재의 새로운 픽셀 캐시 구조에 효과적인 메모리 구조를 포함시켰다. 실험 결과는 제안하는 구조가 16개 이상의 레스터라이저에서 거의 선형적으로 속도 향상을 가져옴을 보여준다..