• 대한수학교육학회지:학교수학
• /
• 제11권4호
• /
• pp.685-706
• /
• 2009

이 연구는 분수의 곱셈 나눗셈에 관련한 교수-학습을 의미 있게 도울 수 있는 맥락화가 왜 필요하며, 어떻게 가능한지, 또한 효과적인 맥락화의 활용 방안은 무엇인지를 탐구하는 것을 목적으로 한다. 이를 위해 자연수에 대하여 분수의 곱셈 나눗셈 상황의 차이는 무엇인지를 살펴보고, 그 차이에 따라 분수의 곱셈에서는 승수인 연산자의 역할을 이해할 수 이는 맥락을 설정하여, 단위의 변화에 대한 인식을 하도록 하였다. 분수의 나눗셈에서 포함제는 그 몫이 이산량인 경우이면 남은 양이 생길 수 있고, 연속량인 경우에는 분수로 그 몫을 표현해야 하는 맥락으로 구분지었다. 그리고 등분제의 맥락은 자연수의 등분제의 맥락과 연결시켜 새롭게 제시하여, 자연수의 나눗셈에서 분수의 나눗셈으로 형식화되는 3단계의 효과적인 학습 방법을 제안하였다. 이로써 교사와 학생들의 분수의 곱셈과 나눗셈의 교수-학습 과정에 있어서 유의미한 알고리즘의 습득에 도움을 줄 수 있을 것으로 기대한다.

• 한국통신학회논문지
• /
• 제27권6C호
• /
• pp.625-631
• /
• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
• /
• pp.1940-1943
• /
• 2003

본 논문은 Polynomial 변환을 이용하여 2차원 Discrete Cosine Transform (2D-DCT)의 계산을 1차원 DCT로 변환하여 계산하는 알고리즘을 개발한다. 기존의 일반적인 알고리즘인 row-column이 N×M의 2D-DCT에서 3/2NMlog₂(NM)-2NM＋N＋M의 합과 1/2NMlog₂(NM)의 곱셈이 필요한데 비하여 본 논문에서 제시한 알고리즘은 3/2NMlog₂M ＋NMlog₂N-M-N/2＋2의 합과 1/2NMlog₂M의 곱셈 수를 필요로 한다. 기존의 polynomial 변환에 의한 2D DCT는 Euler 공식을 적용하였기 때문에 복소 연산이 필요하지만 본 논문에서 제시한 polynomial 변환은 DCT의 modular 규칙을 이용하여 2D DCT를 ID DCT의 합으로 직접 변환하므로 복소 연산이 필요하지 않다. 또한 본 논문에서 제시한 알고리즘은 각 차원에서 데이터 크기가 다른 임의 크기의 2차원 데이터 변환에도 적용할 수 있다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2023년도 춘계학술발표대회
• /
• pp.113-115
• /
• 2023

SMAUG는 2023년 한국형 양자내성암호 표준화 공모전인 KpqC의 공개키 부문의 1차 후보로 당선된 양자내성암호 알고리즘이다. SMAUG는 MLWE와 MLWR을 사용한 격자 기반 알고리즘으로, 비슷한 문제를 사용하는 CRYSTALS-Kyber에 비해 키 크기가 작다는 장점이 존재한다. 본 논문에서는 SMAUG를 ARMv8 프로세서 상에서 구현하였다. 곱셈 연산의 가장 최하위 모듈을 병렬 구현하여 연산 속도를 빠르게 하는데 집중하였다. 구현 결과 곱셈 알고리즘은 최대 24.62배, 암호 연산에 적용할 경우 최대 3.51배 성능 향상이 있었다.

• 한국학교수학회논문집
• /
• 제6권2호
• /
• pp.87-99
• /
• 2003

본 논문에서는 제 7차 교과과정에 의하여 새로운 선택과목으로 선정된 이산수학의 효율적인 교수방안을 논의한다. 이를 위하여 이산수학의 가장 핵심적인 내용인 알고리즘의 개발 필요성 및 목적 등을 강조하기 위하여 행렬 곱셈에 관한 전통적인 방법의 문제점을 분석하며 또한 효율적인 행렬 곱셈 알고리즘을 분석한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권4호
• /
• pp.223-230
• /
• 2006

가산기를 이용하여 몽고메리 곱셈을 수행하는 모듈라 곱셈기를 구현하는 방법은 선택한 가산기의 종류에 따라 달라진다. 가산기로 CPA를 사용하는 경우는 캐리 전파 문제가 발생되며, CSA를 사용하는 경우는 최종 결과 보정이 요구된다. 다정도 CSA는 CSA와 CPA를 접목함으로써 이 두 문제를 동시에 해결한 방식이다. 본 논문에서는 기존의 다정도 CSA의 캐리 체인 구조를 변경함으로써, 하드웨어 자원과 수행시간을 동시에 감소시킨 새로운 방식을 제안하였다. 결과적으로, 모듈라 곱셈기를 반복 사용하여 큰 정수의 곱셈과 멱승을 수행하는 모듈을 기존의 방식보다 더 빠르고 더 작게 구현할 수 있다.

• 정보보호학회논문지
• /
• 제31권3호
• /
• pp.473-480
• /
• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• 전자공학회논문지
• /
• 제51권10호
• /
• pp.64-71
• /
• 2014

곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터-CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

• 한국산업정보학회논문지
• /
• 제8권3호
• /
• pp.85-90
• /
• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.

• 한국통신학회논문지
• /
• 제26권3B호
• /
• pp.362-368
• /
• 2001

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booths 알고리즘을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하고 효율적인 풀커스팀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단파이프라인 구조로 설계하고 규칙적인 레이아웃을 위해 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 LG 반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 새로운 개념의 모듈레벨 고착 고장 모델을 제안하였고 제안한 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적인 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 1135*1545 um2 이다. 제작된 칩은 전원접압 5V에서 약 24MHz의 클럭 주파수로 동작한다.