• 대한전자공학회논문지TE
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• 제37권3호
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• pp.6-15
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• 2000

본 논문에서는 고속 4-2 compressor와 6-2 compressor 를 사용한 계층적인 구조를 갖는 병렬 곱셈기를 제안한다. 병렬곱셈기는 일반적으로 CSA 덧셈기를 사용한 부분곱 덧셈 트리 블록의 처리속도에 영향을 받는다. 따라서, 본 논문에서는 일반적인 CSA 덧셈기 회로보다 전달 지연시간을 감소시킨 고속 4-2 compressor와 6-2 compressor 회로를 제안한다. 또한, 제안하는 compressor를 사용하여 16×16 병렬곱셈기의 처리속도를 향상시키며 규칙적인 레이아웃을 할 수 있는 계층적 곱셈기 구조를 제안한다. 제안하는 4-2 compressor 회로를 SPICE 시뮬레이션 한 결과 기존의 4-2 compressor 회로에 비하여 전달지연 시간을 14% 감소시킬 수 있었다. 한편 제안하는 4-2 compressor와 6-2 compressor를 사용하여 16×16 비트 병렬곱셈기를 설계한 결과 일반 병렬곱셈기에 비하여 총 전달지연시간이 12% 이상 감소되었다

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (중)
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• pp.901-904
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• 2002

정보의 암호화와 인증, 디지털 서명등에 효율적인 공개키 암호 시스템의 주 연산은 모듈라 멱승 연산이며 이는 모듈라 곱셈의 연속적인 반복 수행으로 표현될 수 있다. 본 논문에서는 Montgomery 모듈라 곱셈 알고리즘을 사용하여 모듈라 곱셈을 효율적으로 수행하기 위한 모듈라 멱승 연산기를 구현하였으며 Montgomery 모듈라 곱셈시 발생하는 케리 진파 문제를 해결하기 위하여 CPA을 대신하는 CSA를 사용함으로써 멱승 연산시 발생하는 지연시간을 최소화시키는 결과가 얻어짐을 보였다. 본 논문에서는 Montgomery 모듈라 멱승 연산기 구현을 위하여 VHDL 구조적 모델링을 통하여 Synopsys사의 VSS와 Design analyzer를 이용한 논리 합성을 하였고 Mentor Graphics사 Model sim 및 Xilinx사 Design manager의 FPGA 시뮬레이션을 수행하여 성능을 검증 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.143-146
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• 2001

본 논문에서는 다 채널 페이저 연산 장치를 전용하드웨어로 구현하기 위한 설계 구조에 대하여 제시하였으며, 이를 연산량이 많은 곱셈기를 시분할에 의해 공유하는 구조를 제시하였다. 또한 페이저 측정을 위한 Sliding-DFT 알고리즘을 순환 구현할 경우의 근사구현 오차에 관한 정량적인 연구를 수행하였다. 이러한 오차 영향의 해석을 기반으로 하여 곱셈기 공유 구조를 적용한 페이저 연산 장치를 설계하고, 설계한 하드웨어의 내부동작을 보여주는 시뮬레이션을 통해 설계의 정확성을 확인하였다

• 한국통신학회논문지
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• 제26권3B호
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• pp.362-368
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• 2001

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booths 알고리즘을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하고 효율적인 풀커스팀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단파이프라인 구조로 설계하고 규칙적인 레이아웃을 위해 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 LG 반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 새로운 개념의 모듈레벨 고착 고장 모델을 제안하였고 제안한 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적인 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 1135*1545 um2 이다. 제작된 칩은 전원접압 5V에서 약 24MHz의 클럭 주파수로 동작한다.

• 한국컴퓨터정보학회논문지
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• 제25권1호
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• pp.37-43
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• 2020

본 논문에서는 유한체상의 SPB(shifted polynomial basis)를 사용한 효율적인 AB² 곱셈 알고리즘을 제안한다. SPB의 특징을 이용하여, AB² 곱셈을 위한 수식을 두 부분으로 분할하였다. 분할된 두 수식은 동시에 실행가능하며, 이를 병렬로 처리하는 알고리즘을 도출하였다. 그리고 제안한 알고리즘을 기반으로 효율적인 세미-시스톨릭(semi-systolic) AB² 곱셈기를 제안한다. 제안한 곱셈기는 기존의 곱셈기에 비해 낮은 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 AB² 곱셈기는 공간-시간 복잡도면에서 Wei, Wang-Guo, Kim-Lee, 및 Choi-Lee의 곱셈기들의 약 94%, 87%, 86%, 및 83% 가량이 감소되었다. 따라서 제안한 곱셈기는 VLSI(very large scale integration) 구현에 적합하며 다양한 응용의 기초적인 구성 요소로 쉽게 적용할 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (1)
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• pp.703-705
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• 2001

본 논문에서는 셀룰라 오토마타(Cellular Automata, CA)를 이용한 MSB곱셈기를 제안한다. 본 논문에서 제안한 구조는 PBCA(Periodic Boundary CA)의 특성을 AOP의 특성과 조화시킴으로써 정규성을 높이고 시간지연을 줄일 수 있는 장점을 가지고 있다. 이 곱셈기는 지수연산을 위한 하드웨어 설계에 효율적으로 이용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.85-95
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• 2000

FIR 디지털 필터는 DSP에서 사용되는 중요한 회로 중에 하나이며, 보다 효율적인 연산을 위한 여러 가지 구조가 제안되었다. 본 논문에서는 필터 연산을 고속으로 수행하면서도 면적을 줄일 수 있는 필터 구조를 제안한다. Transposed 구조를 적용하여, 고속의 연산이 가능토록 하는 기본 구조를 사용하였다. 여기에, 이중 경로 레지스터 라인이라는 두 개의 연산 패스가 존재하여 다양한 종류의 필터 연산이 가능하며, 이 필터를 연속적으로 이어 사용할 수 있는 cascade 구조도 지원한다. Truncated Booth 곱셈기라는 면적 절약형 곱셈기를 사용하여 회로 크기를 줄일 수 있었다. 이중 경로 레지스터 라인과 truncated 곱셈기를 사용하여 주어진 조건에 최적화된 필터를 설계할 경우에 회로의 크기가 더 줄어 들수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.447-458
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• 2003

고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.

• 대한전자공학회논문지SP
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• 제46권4호
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• pp.157-164
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• 2009

이 논문에서는 OFDM시스템에서 가장 큰 칩 면적을 차지하고 높은 전력을 요구하는 핵심 연산 블록인 FFT에 대하여 파이프라인 Radix-4 MDC 방식의 저면적 구조를 제안하였다. 나비연산기에서 Twiddle factor 복소 곱셈연산을 수행할 때, 기존의 곱셈기를 사용하지 않고 CSD형 계수의 공통패턴을 공유하여 덧셈의 수를 줄일 수 있는 Common sub-expression sharing 방식과 CORDIC 알고리즘을 사용하여 구현 면적을 감소시켰다. 제안구조는 Verilog-HDL을 통해 모델링하고 Synopsys로 논리합성한 결과 기존구조와 비교하여 복소곱셈부는 48.2%감소효과, 전체 FFT구조는 22.1%의 면적 감소효과를 달성하였다. 따라서 제안된 FFT구조는 다양한 크기의 FFT를 사용하는 OFDM용 시스템에 효율적으로 사용될 수 있는 구조임을 보였다.

• 정보보호학회논문지
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• 제20권5호
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• pp.11-22
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• 2010

최근 Fan과 Dai는 이진체 곱셈기의 효율성을 개선하기 위하여 Shifted Polynomial Basis(SPB)를 제안하고 이를 이용한 non-pipeline 비트-병렬 곱셈기를 제안하였다. SPB는 PB에 {1, ${\alpha}$, $\cdots$, ${\alpha}^{n-l}$}에 ${\alpha}^{-\upsilon}$를 곱한 것으로, 이 둘 사이는 매우 적은 비용으로 쉽게 기저 변환이 된다. 이후 삼항 기약다항식 $f(x)=x^n+x^k+1$을 사용하여 Modified Shifted Polynomial Basis(MSPB) 기반의 SPB 비트-병렬 Mastrovito type I과 type II 곱셈기가 제안되었다. 본 논문에서는 SPB를 이용한 비트-병렬 곱셈기를 제안한다. n ${\neq}$ 2k 일 때 제안하는 곱셈기 구조는 기존의 모든 SPB 곱셈기와 비교하여 효율적인 공간 복잡도를 가진다. 또한, 기존의 가장 작은 공간 복잡도를 가지는 곱셈기와 비교하여 1 ${\leq}$ k ${\leq}$ (n+1)/3인 경우 항상 효율적이다. 또한, (n+2)/3 $\leq$ k < n/2인 경우에도 일분 경우를 제외하고 기존 결과보다 항상 작은 공간 복잡도를 가진다.