• 정보보호학회논문지
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• 제24권1호
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• pp.41-50
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• 2014

본 논문에서는 가우시안 정규기저를 갖는 유한체 $GF(2^n)$의 곱셈기 오류 탐지 방법을 제시한다. 제안하는 오류 탐지 방법은 하드웨어로 단순하게 구성된다. 즉 n-bit 출력 직렬 곱셈기에서는 1 개의 AND gate, n+1 개의 XOR gate, 그리고 1 개의 1-bit register로 구성되며, 병렬 곱셈기의 경우 n 개의 AND gate와 2n-1 개의 XOR gate로 구성된다. 제안하는 방법은 C=AB 연산에 홀수개의 오류가 발생하는 경우 탐지가 된다.

• 한국산업정보학회논문지
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• 제18권6호
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• pp.31-37
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• 2013

최근 그래픽 프로세서, 멀티미디어 프로세서, 음성처리 프로세서 등에서 부동소수점이 주로 사용된다. C, Java 등 고급언어에서는 단정도실수와 배정도실수를 사용하고 있다. 본 논문에서는 32 비트 곱셈기를 사용하여 배정도실수의 역수를 계산하는 알고리즘을 제안한다. 배정도 실수 가수를 상위 부분과 하위 부분으로 나누고, 상위 부분의 역수를 뉴턴-랍손 알고리즘으로 계산한다. 그리고 이를 초기값으로 하여 배정도실수의 역수를 계산한다. 제안한 알고리즘은 입력값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 유도하고, 여러 크기의 근사 역수 테이블에서 평균 곱셈 횟수를 계산한다.

• 한국산학기술학회논문지
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• 제15권5호
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• pp.3093-3099
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• 2014

최근 그래픽 프로세서, 멀티미디어 프로세서, 음성처리 프로세서 등에서 부동소수점이 주로 사용된다. 한편 C, Java 등 고급언어에서는 단정도실수와 배정도실수를 사용하고 있다. 본 논문에서는 32비트 곱셈기를 사용하여 배정도실수의 역수를 계산하는 알고리즘을 제안한다. 배정도실수 가수를 상위 부분과 하위 부분으로 나누고, 상위 부분의 역수를 골드스미스 알고리즘으로 계산하고, 이를 초기값으로 하여 배정도실수의 역수를 계산하는 알고리즘을 제안한다. 제안한 알고리즘은 입력값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 유도하고, 여러 크기의 근사 역수 테이블에서 평균곱셈 횟수를 계산한다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.768-770
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• 2014

반도체 제조공정의 발전으로 새로운 기술에 대한 수요가 증가하여 임베디드 시스템을 구성하는 하드웨어와 소프트웨어의 설계 복잡도는 나날이 증가하고 있다. 그 결과 전통적인 설계방식으로는 현대 사회가 요구하는 복잡한 정보기기를 설계하기에 한계에 다다랐다. 본 논문에서는 SystemVerilog의 한 종류를 사용하여 맨-파워를 획기적으로 줄이면서 복잡한 하드웨어를 설계하는 새로운 방식을 소개한다. 새로운 설계방식에서는 객체 지향 구현을 바탕으로 하며, 이를 적용하여 기존의 이종 곱셈기 IP를 기본 블록으로 하는 복잡한 이종 곱셈기 서버 팜을 구현하였다. 설계는 단일 환경에서 하드웨어에서 테스트 벤치까지 구현하였다. 새로운 방식을 도입하지 않는다면 본 논문에서 소개하는 이종 곱셈연산기 서버 팜을 구현하는데 HDL 시뮬레이션, C/SystemC 검증에 많은 시간과 맨-파워가 투자되어야 할 것이다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 한국정보통신학회논문지
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• 제26권8호
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• pp.1172-1179
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• 2022

이진 에드워즈 곡선 (Binary Edwards Curves; BEdC) 기반의 공개키 암호 시스템을 위한 점 스칼라 곱셈기 설계에 대해 기술한다. BEdC 상의 점 덧셈 (Point Addition; PA)과 점 두배 (Point Doubling; PD) 연산의 효율적인 구현을 위해 유한체 연산에 투영 좌표계를 적용하였으며, 이에 의해 점 스칼라 곱셈 (Point Scalar Multiplication; PSM)에 단지 1회의 유한체 역원 연산만 포함되어 연산성능이 향상되었다. 하드웨어 설계에 최적화를 적용하여 PA와 PD의 유한체 연산을 위한 저장 공간과 연산 단계를 약 40% 감소시켰다. BEdC를 위한 점 스칼라 곱셈기를 두 가지 유형으로 설계했으며, Type-I은 257-b×257-b 이진 곱셈기 1개를 사용하고, Type-II는 32-b×32-b 이진 곱셈기 8개를 사용한다. Type-II 설계는 Type-I 구조에 비해 LUT를 65% 적게 사용하나, 240 MHz로 동작할 때 약 3.5배의 PSM 연산시간이 소요되는 것으로 평가되었다. 따라서 Type-I의 BEdC 크립토 코어는 고성능이 필요한 경우에 적합하고, Type-II 구조는 저면적이 필요한 분야에 적합하다.

• 대한전자공학회논문지TC
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• 제44권2호
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• pp.62-68
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• 2007

본 논문에서는 메모리와 곱셈기가 내장된 고속 FPGA(Field Programmable Gate Array)에서 효율적으로 구현할 수 있는 정수 나눗셈 알고리즘을 제안하였다. 제안된 알고리즘은 메모리를 이용한 Look-up Table(LUT)과 곱셈기를 사용하여 반복 계산(Iteration)구조로 FPGA의 자원을 최소화할 수 있으며 반복연산 횟수가 일반적으로 알려진 뺄셈 또는 뺄셈-곱셈에 의한 나눗셈 알고리즘에 비해 매우 적어 Latency를 최소화 할 수 있다. Xilinx사의 Virtex-4 FPGA에 VHDL coding을 통해 Pipeline구조로 구현한 결과 17bit의 정수 나눗셈을 300MSPS( Mega Sample per Second)의 속도로 수행하였다. 또한 일반적으로 사용되고 있는 뺄셈 또는 뺄셈-곱셈 구조에 비해 FPGA의 소요자원인 Slices의 경우 1/6이하, 곱셈기-누산기 수는 1/4이하로 줄일 수 있었으며, 입출력 간의 지연 Latency를 1/3이하로 줄일 수 있어 다른 알고리즘에 비해 매우 효율적인 구조임을 확인하였다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1593-1600
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• 2009

부동소수점 제곱근 연산은 곱셈을 반복하여 근사값을 계산하는 뉴턴-랍손 알고리즘 및 골드스미트 알고리즘과 뺄셈을 반복하여 정확한 간을 계산하는 SRT 알고리즘이 있다. 본 논문에서는 곱셈기를 사용하여 정확한 값을 계산하는 제곱근 알고리즘을 제안한다. 본 논문에서는 뉴턴-랍손 알고리즘을 이용하여 근사 역제곱근을 구하고, 이의 오차를 줄이면서 제곱근을 구하는 알고리즘과 계산된 제곱근을 보정하는 알고리즘을 제안한다. 제안한 알고리즘은 단정도 실수에서는 전수 조사를 통해서, 배정도 실수에서는 10억 개의 무작위 수를 계산하여 모두 정확한 값을 얻었다. 본 논문에서 제안한 알고리즘은 곱셈기만을 사용하므로 별도의 하드웨어가 필요하지 않다. 따라서 실장제어용기기, 휴대용기기 등 정확한 제곱근 연산을 요구하는 분야에서 사용될 수 있다.

• 정보보호학회논문지
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• 제14권3호
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• pp.41-48
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• 2004

유한체의 곱셈과 나눗셈은 오류정정부호와 암호시스템에서 중요한 산술 연산이다. 유한체 GF(2$^{m}$ )의 원소를 표현하기 위해 다양한 기저가 사용되며 차수가 m인 GF(2)상의 원시다항식으로 구성할 수 있다. 정규기저를 사용하면 곱셈이나 곱셈 역원의 연산을 쉽게 수행할 수 있다. 정규기저 표현을 이용하는 Massey-Omura 승산기는 동일한 2진함수를 사용하여 몇 번의 순회치환으로 곱셈 또는 나눗셈이 수행되며 논리함수의 곱셈항 수가 승산기의 복잡도를 결정한다. 유한체의 정규기저는 항상 존재한다. 그러나 주어진 원시다항식에 대해 최적의 정규원소를 구하는 것은 쉽지 않다. 본 논문에서는 정규기저의 생성 방법을 고찰하고, Massey-Omura 승산기를 이용한 곱셈 또는 곱셈 역원의 계산에서 연산의 복잡도를 최소화할 수 있는 정규기저를 각 원시다항식에 대해 구하여, 최적의 정규원소와 곱셈항의 개수를 제시한다.