• Proceedings of the KIEE Conference
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• 2004.07d
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• pp.2574-2576
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• 2004

본 논문에서 디지털 영상의 인증과 무결성을 확인하는 새로운 워터마킹 기법을 제안하였다. 컨텐츠에 대한 인증과 무결성을 체크하는 방법 중, 암호학적 해쉬함수(MD5)를 이용한 Wong의 방법이 인증과 무결성을 위한 워터마크 방법으로는 가장 적합하다. 특히 이 방법은 암호학적인 해쉬함수를 사용하므로 워터마킹 알고리즘의 안정성이 암호학적 해쉬함수의 안정성에 의존하게 되므로 안전하다. 해쉬 값을 계산하려면 법(modulus), 보수 (complement), 시프트 (shift), XOR (bitwise exclusive-or) 등 연산이 필요하다. 그러나 본 논문에서는 곱셈 연산만 필요로 한 산술부호화기법 (Arithmetic coding)을 이용하였다. 이 기법은 입력되는 심벌 (symbol)들의 확률구간을 계속적으로 곱하여 결과적으로 얻어지는 누적확률구간을 출력한다. 본 논문에서 키(key) 값에 의하여 심벌들의 확률구간을 결정하고, 그리고 키 값에 의하여 심벌들의 입력순서론 재배치함으로써 결과적으로 얻어지는 누적확률 값은 키 값에 의존하게 하였다. 실험을 통하여 본 알고리즘이 무결성을 입증할 수 있고, PSNR은 51.13dB 이상으로서 아주 좋으며, 위변조를 판단하는데 소요되는 시간은 해쉬함수 (MD5)를 사용하는데 걸리는 시간이 1/3배이다. 그러므로 실시간으로 사용 가능하다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.38 no.4
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• pp.11-11
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• 2001

기존의 웨이브릿 기반 프랙탈 압축 방법은 전 영역에 대하여 최적의 정의역을 탐색하므로, 부호화 과정에서 많은 탐색시간이 소요되는 단점이 있다. 그래서 본 논문에서는 웨이브릿 변환영역에서 SAS(Self Affine System) 기법과 다중 스케일 인자를 이용한 웨이브릿 변환 기반 프랙탈 영상 압축 방법을 제안한다. 웨이브릿 기반 영역에서 정의역과 치역을 구성하고, 각각의 치역 블럭에 대해 모든 정의역 블럭을 탐색하는 것이 아니라, 정의역 탐색과정이 필요 없는 SAS 기법을 도입하여 공간적으로 같은 위치에 있는 상위 레벨 블록을 정의역으로 선택한다 그래서 부호화 과정에서 곱셈 계산량을 감소시켜 고속 부호화를 가능하게 한다. 그리고 SAS 기법의 단점인 화질이 떨어지는 단점을 개선하기 위해, 각 레벨별로 서로 다른 스케일 인자를 사 용하여 화질을 개선한다. 그 결과 화질에는 영향을 미치지 않고 부호화 시간과 압축률이 개선되고, 점진적 전송이 가능한 알고리듬을 제안한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.6A
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• pp.855-861
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• 2000

This paper concerns a development of LQ-servo PI controller design on the basis of time-domain approach. The motivation is because the previous design techniques developed on the frequency-domain is not well suited meet the time-domain design specifications. Our development techniques used in this paper is base on the convex optimization methods including Lagrange multiplier, dual concept, semidefinite programming.

• Journal of Korea Multimedia Society
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• v.15 no.1
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• pp.81-86
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• 2012

This paper presents a VLSI design for lifting-based discrete wavelet transform (DWT) 9/7 filter using multiplierless multiple constant multiplication (MCM) architecture. This proposed design is based on the lifting scheme using pattern search for folded architecture. Shift-add operation is adopted to optimize the multiplication process. The conventional serial operations of the lifting data flow can be optimized into parallel ones by employing paralleling and pipelining techniques. This optimized design has simple hardware architecture and requires less computation without performance degradation. Furthermore, hardware utilization reaches 100%, and the number of registers required is significantly reduced. To compare our work with previous methods, we implemented the architecture using Verilog HDL. We also executed simulation based on the logic synthesis using $0.18{\mu}m$ CMOS standard cells. The proposed architecture shows hardware reduction of up to 60.1% and 44.1% respectively at 200 MHz clock compared to previous works. This implementation results indicate that the proposed design performs efficiently in hardware cost, area, and power consumption.

• Journal of Broadcast Engineering
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• v.14 no.5
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• pp.543-550
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• 2009

The most widely used block convolution method is the overlap save algorithm (OSA), where a block of M data to be convolved with a filter is concatenated with the previous block and 2M-point FFT and multiplications are performed for this overlapped block. By discarding half of the results, we obtain linear convolution results from the circular convolution. This paper proposes a new transform which reduces the block size to only M for the block convolution. The proposed transform can be implemented as the M multiplications followed by M-point FFT Hence, existing efficient FFT libraries and hardware can be exploited for the implementation of proposed method. Since the required transform size is half that of the conventional method, the overall computational complexity is reduced. Also the reduced transform size results in the reduction of data access time and cash miss-hit ratio, and thus the overall CPU time is reduced. Experiments show that the proposed method requires less computation time than the conventional OSA.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.1
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• pp.123-130
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• 2016

In this paper, a high-performance arithmetic unit which can efficiently accelerate a number of algorithms for multimedia application was designed. The 3-stage pipelined arithmetic unit can execute 38 operations for complex and fixed-point data by using efficient configuration for four 16-bit by 16-bit multipliers, new sign extension method for carry-save data, and correction constant scheme to eliminate sign-extension in compression operation of multiple partial multiplication results. The arithmetic unit has about 300-MHz operating frequency and about 37,000 gates on 45nm CMOS technology and its estimated performance is 300 MCOPS(Million Complex Operations Per Second). Because the arithmetic unit has high processing rate and supports a number of operations dedicated to various applications, it can be efficiently applicable to multimedia processors.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.48 no.6
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• pp.28-33
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• 2011

Recently, the investigation of the cognitive radio (CR) system is actively progressed as one of the methods for using the frequency resources more efficiently. In CR systems, when the frequency band allocated to the incumbent user is not used, the unused frequency band is assigned to the secondary user. Thus, the FFT input signals corresponding to the actually used frequency band by the incumbent user are assigned as '0'. In this paper, based on the fact that there are many '0' input signals in CR systems, a low-power FFT design method for NC-OFDM is proposed. An efficient zero flag generation technique for each stage is first presented. Then, to increase the utility of the zero flag signals, modified architectures for memory and arithmetic circuits are presented. To verify the performance of the proposed algorithm, 2048 point FFT with radix-24SDFstructureisdesignedusingVerilog HDL. The simulation results show that the power consumption of FFT is reduced considerably by the proposed algorithm.

• Journal of IKEEE
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• v.25 no.1
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• pp.88-94
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• 2021

Public-key cryptographic algorithms such as RSA and ECC, which are currently in use, have used mathematical problems that would take a long time to calculate with current computers for encryption. But those algorithms can be easily broken by the Shor algorithm using the quantum computer. Lattice-based cryptography is proposed as new public-key encryption for the post-quantum era. This cryptographic algorithm is performed in the Polynomial Ring, and polynomial multiplication requires the most processing time. Therefore, a hardware model module is needed to calculate polynomial multiplication faster. Number Theoretic Transform, which called NTT, is the FFT performed in the finite field. The logic verification was performed using HDL, and the proposed design at the transistor level using Hspice was compared and analyzed to see how much improvement in delay time and power consumption was achieved. In the proposed design, the average delay was improved by 30% and the power consumption was reduced by more than 8%.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1320-1323
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• 2010

2009년 Yang과 Chang은 Computers and Security에 "An ID-based-remote mutual authentication with key agreement scheme on elliptic curve cryptosystem"을 제안하였다. 하지만 제안된 방법에서 사용한 타원곡선 곱셈에서 수학적 오류를 범하였고, 수학적 오류를 수정한 방법을 제안하고자 한다.

• Proceedings of the KIEE Conference
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• 2005.07d
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• pp.2967-2969
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• 2005

2003년에 영상압축의 표준으로 제시된 H.264/AVC의 압축성능은 대부분 Context-based Adaptive Binary Arithmetic Codes (CAHAC)라는 새로운 엔트로피 코딩에 기인한 것이다. 그러나, CABAC의 뛰어난 성능에도 불구하고 복잡한 처리과정 때문에 하드웨어로 구현하기가 상당히 곤란하다. 곱셈기가 없는 알고리즘임에도 불구하고 영역(range), 오프셋(offset), 그리고 컨텍스트 변수들(context varivales)을 순차적으로 구해야 하기 때문이다. 이 논문에서는 한번에 최대 두 비트를 디코딩 할 수 있는 예측기법을 통하여 CARAC의 전체적인 디코딩 시간을 줄일 수 있는 방법을 제안한다. 한 비트를 디코딩하기 위해서는 두 개의 심볼(a set of binary symbols)에 대한 확률분포를 사전에 알아야 하지만, 제안된 방법에서는 두 비트를 동시에 디코딩할 수 있도록 네 개의 심볼(two sets of binary symbols)에 대한 확률 분포를 예측하여 디코더에 제공한다. 제안된 예측기법을 CABAC 디코더에 적용한 결과, 기존보다 10-13%의 복호시간을 단축하는 효과를 가졌다. 논문에서 제안된 예측기법을 통한 고속디코더의 구현은 확률을 기반으로 하는 신호처리에 사용되어 고속의 시스템을 구성하는데 효과적으로 적용될 수 있다.