• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.857-864
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• 2006

본 논문은 휴대형 3D그래픽 가속기를 위한 벡터 처리기, 누승기, 제산기 및 제곱근기 회로 설계에 관하여 기술한다. 설계된 연산기는 부동소수점 대신 OpenGL/ES에서 권장하는 16.16 고정 소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 벡터 처리기는 RB 수체계 기반으로 설계되었으며 일반적인 4개의 승산기와 3개의 가산기로 구현한 방식에 비해 30%의 동작성능이 향상됐고, 10%의 면적 감소를 이루었다. 누승기, 제산기 및 제곱근기는 로그 수체계 기반으로 설계되었으며 이진수-로그 변환 시 룩업 테이블을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현하였다. 누승기, 제산기 및 제곱근기는 일반적인 룩업 테이블로 구현한 방식과 비교하여 면적이 대폭 감소되었다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.895-898
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• 2005

본 논문에서는 그래픽 프로세싱 분야와 디지털 신호 처리 분야에 응용될 수 있는 로그수체계(Logarithm Number System; LNS) 기반의 제산기와 제곱근기를 설계하였다. 설계된 제산기와 제곱근기는 부동소수점 대신 16.16의 고정소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 설계된 제산기와 제곱근기는 이진수-로그 변환기, 감산기, 로그-이진수 변환기 등으로 구성되어 있다. 특히, 이진수-로그 변환시 룩업테이블(Look Up Table; LUT)을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현함으로써, 기존의 룩업테이블로 구현한 방식에 비해 게이트 수가 감소되도록 하여, 제산기 3,130, 제곱근기 1,280 게이트로 구현되었다. 연산정밀도를 높이기 위해 에러 보상방법을 적용하였으며 연상 정밀도 분석결과 평균 퍼센트 에러가 가각 3.8% 와 4.2%로 평가되었다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2000년도 하계학술발표대회 논문집 제19권 1호
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• pp.67-70
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• 2000

최근 들어, 인터넷의 폭넓은 보급과 급속한 대중화에 따라 네트워크를 통하여 음성을 전송하거나 저장하려는 시도가 많이 이루어지고 있다. 본 논문에서는 네트워크를 통한 멀티미디어 전송에서 음성부호화 표준으로 널리 상용되는 ITU-T G.723.1 dual-rate speech coder의 효율적인 다채널 구현을 위한 고속 알고리듬을 제안한다. 고속 알고리듬은 부호화 과정에서 많은 계산량을 차지하는 적응 코드북 검색과 고정 코드북 검색 과정에 적용된다. 적응 코드북 검색 과정에서는 지연과 이득을 동시에 찾는 기존의 방법 대신, 지연과 이득을 순차적으로 검색함으로써 계산량을 개선하였다. 전송률에 따라 다른 알고리듬을 사용하는 고정 코드북 검색 과정에서는 다음과 같은 고속 알고리듬을 제안한다. MP-MLQ(Multi-Pulse Maximum Likely Quantization) 방법을 사용하는 높은 전송률(6.3 kbit/s)인 경우, 펄스를 등 간격으로 검색함으로써 계산량을 줄였다. ACELP(Algebraic CELP) 방법을 사용하는 낮은 전송률(5.3 kbit/s)인 경우는 기존의 nested-loop 검색방법 대신, 펄스를 쌍으로 나누어 순차적으로 찾는 depth-first tree 검색 방법을 적용하여 계산량을 감소시켰다. 제안된 고속 알고리듬에 대해 주관적 음질 평가 방법을 수행한 결과, 제안된 방법이 기존의 방법에 비해 음질의 저하가 없음을 확인하였다. 고정 소수점 DSP인 TMS320C6201을 사용하여 고속 알고리듬을 구현한 결과, 높은 전송률의 경우에는 10.29 MIPS, 낮은 전송률의 경우에는 8.70 MIPS의 연산량으로 구현 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.643-650
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• 2014

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기 하드웨어를 구현한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 벡터링 모드를 이용하여 아크탄젠트 연산을 수행하며, 처리량과 속도를 늘리기 위해 잉여 이진 수체계와 파이프라인 구조를 적용하였다. 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였으며, MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였다. TSMC $0.18-{\mu}m$ CMOS 공정으로 테스트 칩을 제작하였으며, 테스트 결과 정상 동작함을 확인하였다. 약 82,000 게이트로 구현되었고, 400MHz@1.8V로 동작하여 400 MS/s의 연산 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.760-766
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• 2001

본 논문에서는 차량내 핸즈프리 전화통신을 위한 음향 반향 및 배경 잡음 제거기를 제안한다. 제안한 시스템은 새로운 잔여 반향 제거 기법과 실시간 구현에 적합한 동시통화 검출기를 포함한다. 잔여 반향 제거에서는 근단화자가 없는 구간에 대하여 선형 예측기를 이용하여 잔여 반향 신호의 인접 샘플간의 상관도를 제거하여 잡음 제거기의 입력으로 사용한다. 잔여 반향 신호의 음성특성을 제거함으로써 잡음 제거기를 이용하여 배경 잡음과 더불어 잔여 반향의 전력을 효과적으로 줄일 수 있다. 제안된 시스템에서는 상용 저전송률 음성부호화기와의 결합을 고려하여 IS-127(EVRC)에 포함되어 있는 잡음 제거기를 사용하였다. 90 km/h로 정속 주행하는 차내의 핸즈프리 환경에서 제안된 시스템은 30 dB이상의 간섭신호 제거 성능을 보였다. 제안된 시스템은 16비트 고정 소수점 연산을 하는 저가의 DSP를 이용하여 실시간 구현되었다.

• 대한전기학회논문지
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• 제40권4호
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• pp.331-341
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• 1991

The discrete cosine transform (DCT) is widely used in many signal processing areas, including image and speech data compression. In this paper, we investigate a fixed-point error analysis for fast DCT algorithms, namely, Lee [6], Hou [7] and Vetterli [8]. A statistical model for fixed-point error is analyzed to predict the output noise due to the fixed-point implementation. This paper deals with two's complement fixed-point data representation with truncation and rounding. For a comparison purpose, we also investigate the direct form DCT algorithm. We also propose a suitable scaling model for the fixed-point implementation to avoid an overflow occurring in the addition operation. Computer simulation results reveal that there is a close agreement between the theoretical and the experimental results. The result shows that Vetterli's algorithm is better than the other algorithms in terms of SNR.

• 전자공학회논문지C
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• 제35C권12호
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• pp.31-39
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• 1998

본 논문은 휴대 멀티미디어 응용을 위한 고정 소수점 DSP(Multimedia Fixed-point DSP : MDSP) 칩 설계 및 구현에 관해 기술한다. MDSP는 멀티미디어 처리에 효율적인 명령어 집합을 가지며 SIMD, 벡터프로세싱의 병렬처리 기술과 DSP 기술의 장점을 접목하여 설계되었다. MDSP는 한 개의 데이터 경로가 목적에 따라 여러 개로 분할될 때 8, 16, 32, 40 비트 등의 다양한 데이터 형태의 처리가 가능하며, 멀티미디어 응용영역에서 핵심적인 역할을 하는 MAC 연산을 한 사이클에 2개를 수행하여 성능을 향상시킨다. 새롭게 제안된 스위칭 네트워크와 Packing 네트워크는 MPEG 디코딩, 인코딩, 콘볼루션 등의 알고리즘 처리시 연산과 데이터 변환을 중첩시켜 성능을 향상시킨다. Verilog HDL 모델을 구현하였고 0.6 ㎛ SOG 라이브러리(KG75000)를 이용하여 논리합성 및 시뮬레이션 하였다. 전체 게이트 수는 68,831개이며 MDSP는 30MHz에 동작한다.

• 전력전자학회논문지
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• 제12권1호
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• pp.81-88
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• 2007

본 논문에서는 연료전지를 이용한 가정용 발전 시스템의 계통 연계를 위한 새로운 단상 인버터 시스템을 제안한다. 제안한 인버터는 계통연계 운전과 독립 운전이 모두 가능하고 두 운전사이의 모드전환이 자동으로 이루어지며 전환시 최소의 과도상태를 갖는다. 제안한 제어방식은 정상상태 오차가 거의 없고 양호한 과도상태 응답특성을 가진다. 또한 연산량과 센서수가 적고 구조가 간단하여 저가격의 고정소수점 DSP로도 구현이 가능한 특징이 있다. 제안한 계통연계형 인버터의 제어기에 관하여 기술하고 모의실험 및 실험에 의하여 그 타당성을 입증한다.