• 한국통신학회논문지
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• 제19권11호
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• pp.2116-2132
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• 1994

본 논문에서는 완전 디지틀 방식의 HDTV 시스템의 채널 등화기법에 관하여 연구하였다. 기존의 등화기법에 대해 고찰하고 이의 컴퓨터 모의실험을 위하여 전송채널을 모델링하였다. 시정수 개념을 이용한 가변스텝크기를 갖는 LMS 알고리즘을 제안하여 성능을 평가하였다. HDTV 시스템을 위한 여러가지 채널 등화기법을 모델링된 채널조건하에서 실험하고 등화기 특성을 분석하였다. 고정소수점 연산으로 등화기법을 모의실험하고 고전송율에 적합한 필터구조를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.131-135
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• 2000

본 논문에서는 고성능 고정 소수점 DSP (Digital Signal Processor) 코어인 Vincent6 코어 [1]를 이용하여 ITU-T C.728 음성 부호화기를 실시간으로 구현하였다 G.728 은 16 kb/s전송률의 ITU-T표준 음성 부호화기이며, 입력신호는 8 kHz로 샘플링되며 샘플 당 16 bit 로 양자화된 PCM 신호이다. G.728 은 LD-CELP(Low Delay Code Excited Linear Prediction)라고도 하며, 알고리 듬 delay는 0.625ms 이다. Vincent6 DSP core 는 VLIW (Very-Long Instruction Word) 특성을 가지므로 다중 명령 (multiple instruction)을 수행할 수 있다 이를 위해서 G.728 annex G를 이용하여 고정 소숫점 연산으로 코드를 작성한 후, 이를 vincent6 어셈블리 코드로 구현하였다. 최종적으로 구현된 코드는 ITU-T 의 test vector 에 대 해 bit exact 한 결과를 보이며 34 MCPS (Million Cycles Per Second)의 계산량을 가지며 사용 메모리크기는 데이터 메모리가 약 9KByte, 프로그램 메모리가 약 57 KByte 이다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2004년도 추계학술발표대회논문집 제23권 2호
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• pp.93-96
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• 2004

본 논문은 TMS320C5501 16bit DSP를 적용한 실시간 화자독립 연속 숫자인식기의 구현에 관해 서술한다. 하드웨어 모듈의 구성은 TMS320C5501 300MHz DSP, 코덱으로는 TLV320AIC1103, SDRAM, 외부장치와의 인터페이스를 위한 HPI, Uart, MIC, SPK Out 단자로 구성되었다. 음성인식 알고리즘은 HM-Net 방식을 사용하였고 고정소수점 연산처리 방식으로 C를 이용한 최적화 작업을 수행하였으며 스트리밍 방식의 인식 방법으로 실시간 처리가 가능하도록 구현하였다. 숫자 인식에 사용한 모델은 41음소에 기반한 트라이폰을 학습하였으며, 특징 파라미터로는 LPCMEL 20차를 사용하였다. 임베디드 시스템의 실시간 음성인식 시스템 구성에 중점을 두었으며 PC상에서의 성능과 비교해 볼때 본 DSP 상에서 500단어, 50문장의 인식을 평균 1.5초 전후로 인식하도록 하였으며 간단한 연결 단어 인식을 수행하는데 무리 없음을 보여준다. 특별히 한국어 연속숫자 부분에 중점을 두었고, 본 연구에서 구현된 연속 음성인식 시스템에 사용된 숫자 인식에서 음절 바이폰 모델에 대하여 $92.92\%$의 인식율을 얻을 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.517-519
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• 2005

본 논문에서는 연료전지를 이용한 가정용 발전 시스템의 계통 연계를 위한 새로운 단상 인버터 시스템을 제안한다. 제안한 방식에 의해 역률 1에 가까운 전원 품질로 독립 운전과 계통연계 운전이 가능하고 자동 모드 전환시 최소의 과도상태를 갖는다. 또한 제안한 인버터 제어기는 연산이 적고 구조가 간단하여 저가격의 고정소수점 DSP로 구현이 가능할 뿐 아니라 정상상태 오차가 거의 없고 양호한 과도상태 응답특성을 얻을 수 있다. 제안한 계통연계형 인버터의 제어기에 관하여 기술하고 모의실험 및 실험에 의하여 그 타당성을 입증한다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2000년도 학술발표대회 논문집 제19권 2호
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• pp.107-110
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• 2000

최근 이동전화의 사용이 급격히 확산됨에 따라 편이성과 안정성의 문제로 핸즈프리 전화통신의 필요성이 대두되고 있다. 핸즈프리 통신상황의 경우 근거리에 위치한 스피커와 마이크로폰의 커플링에 의해 발생하는 음향반향과 차량내에 존재하는 배경잡음에 의하여 통화 품질이 크게 저하되는 문제가 발생한다. 본 논문에서는 차량내에서 핸즈프리 전화통신에 적합한 음향반향과 잡음제거 시스템을 제안하였다. 특히, 안정적인 음향반향제거 성능을 얻기 위하여 두 개의 평균 상호상관도를 이용한 동시통화검출 알고리즘을 제안하였다. 음향반향제거를 위해서는 NLMS 알고리즘에 의해 구동되는 제한된 차수의 적응반향제거기법을 사용하였으며, 잔여 반향 및 배경 잡음제거를 위해 IS-127 EVRC음성 부호화기의 잡음제거 방식을 사용하였다. 제안된 시스템은 16비트 고정소수점 DSP인 OAK DSP를 이용하여 약23.17MIPS의 연산량으로 실시간 구현되었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.105-113
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• 2004

기존의 3차원 그래픽 가속기는 전력소모 및 규모가 커서 휴대형 기기에는 적합하지 않다. 따라서 본 논문에서는 휴대형기기에 적합한 저전력 소규모의 3차원 렌더링 처리기를 제안한다. 소규모의 구현을 위하여 반복연산 및 고정소수점 연산을 사용하였다. 또 저전력의 고려를 위해 텍스쳐 유무에 따라 효율적으로 파이프라인을 관리하였고, 삼각형 셋업 및 에지워킹 단은 순차적으로, 3차원 영상 가속기의 성능을 좌우하는 스캔라인처리와 스팬처리 단은 병렬적으로 처리하게 설계하였다. 설계한 렌더링 처리기는 800*600의 해상도 지원과 32비트의 트루칼러를 지원하며 0.25㎛ ASIC공정에서는 50MHz로 동작하여 초당 47.88M 개의 픽셀과 33.25 프레임을 처리하며 텍스쳐 매핑을 포함 64만 게이트를 가지며 면적은 4.9827mm*4.9847mm 이이며 파워소모는 263.7mW이다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2002년도 하계학술발표대회 논문집 제21권 1호
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• pp.135-138
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• 2002

본 논문은 반향경로의 순지연 시간 추정 및 보상을 이용한 네트워크 반향 제거기의 실시간 구현에 관한 연구이다. VoIP 게이트웨이와 연결된 복잡한 교환기망(PSTN)에서 발생되는 건 반향은 통화품질의 저하를 초래한다. 긴 순지연 시간을 포함하는 반향을 실시간 구현에 적합한 연산량으로 제거하기 위해, 간축 영역에서 반향 경로를 추정하여 순지연 시간을 추정후 보상하는 반향제거기를 구현하였다. 순지연 시간의 안정적인 추정을 위해 문턱치 보다 큰 유효 계수를 이용하여 순지연 시간을 추정하는 기법을 제안하였으며, 실시간 구현시 순간 최대 연산량을 줄이기 위해 추정된 반향 경로를 분할하여 순지연 시간을 추정하는 기법을 제안하였다. 제안된 시스템을 Texas Instruments사의 16비트 고정소수점 DSP TMS320C5409를 사용하여 구현하였고, 시뮬레이터를 통하여 성능을 검증하였다.

• 융합신호처리학회논문지
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• 제2권1호
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• pp.113-118
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• 2001

본 논문에서는 VHDL을 이용하여 MPEG-2 AAC 복호화기에 사용되는 필수 모듈을 구현하였다. AAC 복호화기에는 허프만 복호화기, 역양자화기, 고해상도 필터뱅크 등의 툴들이 필수적으로 사용된다. 8진 트리 검색 알고리즘을 사용하여 고속의 허프만 복호화기를 설계하였고, IFFT를 이용하여 필터뱅크의 연산량을 줄였다. 또한, 고정소수점 방식의 하드웨어에서 역양자화기의 지수연산을 위하여 미리 계산된 값을 테이블로 처리하였고, 테이블의 크기를 줄이기 위하여 선형보간법을 사용하였다. 최적화를 통해 하드웨어로 구현된 각 모듈은 낮은 클럭 주파수에서 실시간 동작할 수 있고, 시스템의 크기를 작게 할 수 있다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.820-822
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• 2005

본 논문에서는 16비트 혹은 32비트 고정 소수점 연산을 지원하는 디지털 신호처리 기능을 강화한 명령어 축소형 마이크로프로세서를 설계하였다. 설계한 마이크로프로세서는 명령어 축소형 마이크로 아키텍쳐의 표준에 따라서 범용 마이크로프로세서의 기능과 디지털 신호처리 프로세서의 기능을 함께 갖추고 있다. 산술연산기능 유닛, 디지털 신호처리 유닛, 메모리 제어 유닛으로 구성되어 있으며, 이 연산 유닛들이 병렬적으로 수행되어 디지털 신호처리 명령이나 로드/스토어 명령어의 지연된 시간을 보상할 수 있게 설계되었다. 이 연산유닛들을 병렬적으로 동작하게 함으로써 5단계 파이프라인의 구조로 고성능 마이크로프로세서를 구현하였다.