• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 B
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• pp.1238-1240
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• 2002

고속전철의 새로운 제동개념인 와전류제어 제동방식에서는 출력 자화력의 제어를 위해서 전류제어 시스템이 필요하다. 본 논문에서는 신개념의 전력제어 소자인 IGCT(Insulated Gate Commutated Thyristor)를 초퍼회로에 적용한 스너버회로가 없는 형태의 고속전철용 와전류 제어장치의 개발에 대하여 설명하였다. 회로의 성능을 파악하기 위하여 주회로 시뮬레이션을 실시하였으며 대상체인 부하 마그네트를 연결한 고전압 출력 시험을 통해 장치의 성능을 조사하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.245-248
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• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• 정보학연구
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• 제4권3호
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• pp.155-163
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• 2001

디지털 신경회로망의 구현에 있어 시그모이드 함수의 구현은 매우 복잡하고 구현하기 어렵다. 따라서, 본 논문에서는 디지털 신경회로망 구현에 문제가 되는 시그모이드 함수처리를 위한 설계 방법을 제안하였다. 제안된 방법은 잉여수계를 이용하여 MAC(Multiplier and Accumulator) 연산 시, 캐리 전파 없이 고속의 연산을 수행할 수 있고 시그모이드 함수처리를 고속으로 수행할 수 있다. 모의실험결과, 각각의 신경 프로세스에 있어서 4.6nsec 이상의 속도를 보임으로써 고속디지털 신경회로망 구현에 적용될 수 있을 것으로 기대된다.

• 전자공학회논문지D
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• 제35D권12호
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• pp.41-47
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• 1998

효율적인 바디 바이어스와 자유로운 공급 전압(supply voltage)으로 동작할 수 있는 동적 문턱 전압(dynamic threshold voltage)제어를 이용한 고속, 저전력 SOI 인버터를 새로이 제안하였다. 제안된 회로의 특성을 BSIM3SOI 회로 시뮬레이터와 ATLAS 소자 시뮬레이터를 이용해 검증하였고 다른 SOI 회로와 비교함으로써 제안한 회로가 우수한 성능을 가짐을 보였다. 제안된 회로는 1.5V의 공급 전압에서 같은 전력 소모를 갖는 기존의 SOI 회로보다 27% 빠르게 동작하였다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2633-2640
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• 2009

본 논문에서는 터치스크린 컨트롤러용 IC를 위한 저면적, 저전력, 고속 EEPROM 회로 설계기술을 제안하였다. 저면적 EEPROM 기술로는 SSTC (Side-wall Selective Transistor Cell) 셀을 제안하였고 EEPROM 코어회로에서 반복되는고전압 스위칭 회로를 최적화하였다. 저전력 기술은 디지털 Data Bus 감지 증폭기 회로를 제안하였다. 그리고 고속 EEPROM 기술로는 Distributed DB 방식이 적용되었으며, Dual Power Supply를 사용하여 EEPROM 셀과 고전압 스위칭 회로의 구동전압은 로직전압 VDD(=1.8V)보다 높은 전압인 VDDP(=3.3V)를 사용하였다. 설계된 128Kb EEPROMIP(Intellectual Property)의 레이아웃 면적은 $662.31{\mu}m{\times}1314.89{\mu}m$이다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.69-76
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• 2000

dual-modulus 프리스케일러는 제어신호의 값에 따라 입력신호를 두 개의 모듈러스(modulus) 중에서 하나의 값으로 나누는 회로이다. 본 논문에서는 일반적인 ratioed-NAND구조가 아닌, ratioed-NOR구조를 가진 새로운 고속 dual-modulus 프리스케일러를 제안한다. 제안하는 회로는 NMOS를 직렬 연결하는 대신 병렬 연결함으로써 기존 회로보다 더 고속으로 작동한다. 현대 0.65(m 2-poly 2-metal CMOS 공정 파라미터를 사용한 HSPICE 모의 실험 결과, 25℃의 온도와 5V전원전압의 환경에서, 40.7㎽의 전력을 소모하고 최대 동작 주파수는 2.8㎓라는 것을 얻었다. 제안하는 dual-modulus 프리스케일러는 셀룰라 라디오의 입력단에서 주파수 합성을 하는 데에 이용될 수 있을 것이다.

• 전자공학회논문지SC
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• 제40권3호
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• pp.135-144
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• 2003

본 논문에서는 고속 혼성모드 집적회로를 위한 온-칩(on-chip) CMOS 전류 및 전압 레퍼런스 회로를 제안한다. 제안하는 전류 레퍼런스 회로는 기존의 전류 레퍼런스 회로에서 부정확한 전류 값을 조정하기 위해 주로 사용되는 아날로그 보정 기법과는 달리 디지털 영역에서의 보정 기법을 사용한다. 또한, 제안하는 전압 레퍼런스 회로는 고속으로 동작하는 혼성모드 집적회로의 출력단에서 발생할 수 있는 고주파수의 잡음 성분을 최소한으로 줄이기 위해 고주파 신호 성분에 대해 작은 출력 저항을 볼 수 있는 구조의 레퍼런스 전압 구동회로를 사용한다. 이 레퍼런스 전압 구동회로는 전력 소모 및 칩 면적을 최소화하기 위해서 저 전력의 증폭기와 크기가 작은 온-칩 캐패시터를 사용하여 구현하였다. 제안하는 레퍼런스 회로는 0.18 um n-well CMOS 공정으로 설계 및 제작되었으며, 250 um x 200 um의 면적을 차지한다. 칩 제작 및 측정결과, 제안하는 전류 및 전압 레퍼런스 회로는 공급 전압 및 온도의 변화에 대해서 각각 2.59 %/V와 48 ppm/℃의 변화율을 보인다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.25-37
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• 1996

실시간 컴퓨터 그래픽 처리를 위하여는 고속 연산(승산 및 가산)회로가 필요하다. 잉여수 체계(RNS:Residue Number System)는 병렬성과 고속성을 갖는 정수연산체계이고, 또한 순환군(cyclic group)은 가산과 승산이 동형인 잉여수 연산을 수행하므로 고속의 승산기와 가산기의 설계가 가능하다. 그러므로, 본 논문에서는 DRNS(Double Residue Number System)를 제안하고, 순환부호(circula- tive code)를 이용한 고속의 잉여수 승산기를 설계하여, 이를 그래픽 프로세서의 연산기로 사용하고자 한다. 설계된 승산기는 TTL소자 74s09, 74s32를 사용한 경우 87MHz속도의 연산이 가능하다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.770-773
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• 2005

최근 산업 분야에 걸쳐서 고속, 고정밀도의 요구사항에 따라, 회전 모터와 볼 스크류, 벨트를 이용한 직선구동방식보다 빠르고 정확하며, 효율이 높은 직접구동 방식의 리니어모터 및 컨트롤러의 개발이 요구되고 있다. 이런 상황에 고속 연산을 수행할 수 있는 DSP(Digital Signal Processor)의 사용이 불가피하며, 기존의 칩들은 A/D변환기, PWM발생장치 등이 내장되지 않아 제어장치의 부품 수증가 및 복잡성을 피할 수 없었다. 따라서 본 논문에서는 SVPWM(Space Vector Pulse Width Modulation) 및 QEP(Quadrature Encoder Pulse) 회로와 PWM 발생기, 12bit의 고속 A/D변환기, 파워 드라이버보호회로 등을 내장한 TMS320F2812 DSP를 사용하여 반도체장비분야, 자동화분야 등에 사용되는 LBLDCM의 제어를 가능하게 만들었다. 또한, 기존의 DSP 시리즈 보다 연산속도가 고속화되어 고속연산에 의한 시간적 제한을 극복 할 수 있게 되었고, 제어에 필요한 하드웨어적인 기능들을 내장하고 있어서 주변회로가 필요 없게 되었다. 따라서 하드웨어의 간소화와 개발 시간의 단축 및 신뢰도의 향상과 모터 효율의 향상을 가져오도록 하였다. 제안된 제어장치는 제작되어, 실험을 통하여 그 타당성을 입증하였다.

• 한국산업정보학회논문지
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• 제22권1호
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• pp.53-59
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• 2017

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix $0.18{\mu}m$ 공정에서 설계된 $4{\times}4$ 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다.