• 대한전자공학회논문지SD
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• 제46권8호
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• pp.102-116
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• 2009

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어환경에서 고성능 H.264/AVC 코덱을 구현하기 위한 다양한 병렬화 기법들이 제안되고 있다. 이러한 기법들은 병렬화 기법 적용 방식에 따라 태스크 레벨 병렬화 기법과 데이터 레벨 병렬화 기법으로 구분된다. 태스크 레벨 병렬화 기법을 이용한 파이프라인 병렬화 기법은 H.264 알고리즘을 파이프라인 단계로 나누어 구현하며, 일반적으로 화면 사이즈가 작고 복잡도가 낮은 비트스트림에 유리하다. 그러나 프로세싱 모듈별 수행시간 차이가 커서 로드밸런싱이 좋지 않고, 파이프라인 단계의 수가 제한적이라 성능 확장성에 제한이 있어 HD 비디오같이 해상도가 큰 비트스트림 처리에는 적합하지 않은 단점이 있다. 본 논문에서는 로드밸런싱 및 성능 확장성을 고려하여 매크로블록 라인 단위로 쓰레드를 할당하는 수평적 데이터 레벨 병렬화 기법을 제안하고, 이에 대한 성능 예측 수식 모델을 통하여 성능을 예상한다. 또한 성능 예측의 정확성을 검증하기 위해 JM 13.2 레퍼런스 디코더에 대한 데이터 레벨 병렬화 기법을 ARM11 MPCore 환경에서 구현하고 이에 대한 성능 검증을 수행하였다. SoCDesigner를 이용한 사이클 단위의 성능 측정 결과, 본 논문에서 제시하는 쓰레드 증가에 대한 병렬화 기법의 성능 변화를 비교적 높은 수준의 정확도로 예측 가능하였다.

• 전자공학회논문지CI
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• 제49권3호
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• pp.8-14
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• 2012

최근 3D TV나 영화, 증강현실과 같은 대용량 고화질의 영상 응용분야가 확산됨에 따라 빠른속도로 영상을 처리하는 것이 요구되고 있다. 여러개의 프로세서로 구성되어 병렬처리 성능을 극대화 시킬 수 있는 SIMD구조의 컴퓨터는 다양하고 많은 양의 데이터들을 처리하는 것을 가속화한다. 다중접근기억장치인 MAMS는 여러개의 PE와 고성능 SIMD 구조에 최적화된 시스템으로 MAMS는 메모리 모듈을 $M{\times}N$의 2-D array 개념을 적용하여 X, Y 좌표 및 임의의 간격으로 pq개의 데이터 각각에 수평, 수직, 대각선, 역대각선, 블록의 다양한 방식으로 충돌없이 접근하며, 이 메모리모듈(MM)의 개수 m은 pq 개수보다 큰 소수이다. MAMS-PP4는 4개의 PE와 5개의 MM로 구성되어 기존에 구현된 바 있다. 이 논문에서는 MAMS-PP4의 확장으로 16개의 PE와 17개의 MM으로 구성된 MAMS-PP16에 대한 영상처리 알고리즘의 구현과 그에 따른 성능평가에 대해 소개한다. MAMS-PP16의 인스트럭션 포맷은 64비트로 확장되어 새로 설계 되었으며 특정 어플리케이션의 추가와 새로운 인스트럭션이 포함되어 있다. 본 논문에서는 구현된 알고리즘이 수행될 수 있도록 MAMS-PP16의 시뮬레이터를 개발하였다. 이 시뮬레이터를 통해 구현된 영상처리 알고리즘을 수행함으로서 MAMS-PP16의 성능이 향상되었음을 확인하였다. 영상처리 알고리즘 중 피라미드 기법을 적용하여 수행한 결과, 캐시를 사용하는 Serial processor에서는 랜덤한 응답인 반면, 캐시를 사용하지 않는 MAMS-PP16에서 일정한 응답을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 재활복지공학회논문지
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• 제10권4호
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• pp.305-313
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• 2016

두 발을 번갈아 옮기며 몸을 앞으로 움직이는 단순한 동작의 반복으로 보이는 보행이란 과정은 실제 인체 내의 대부분의 근육 및 인대, 뼈가 연관되어 이루어지는 복잡한 행동이다. 신체 일부가 소실된 하퇴 절단자의 경우 생체조직이 온전히 보전되어 있는 일반인과는 달리 남은 생체 부위와 의지의 공학적인 성능에만 의존해 보행을 해야 한다는 어려운 상황에 직면하게 된다. 따라서 하퇴절단자를 위한 하퇴의지는 우선 환자가 기본적인 보행이 가능케 함과 동시에 최대한 복잡한 지면 상태에 적응할 수 있도록 설계가 되어야 한다. 원활한 보행을 위해서는 배/저굴 방향의 발목의 회전이 매우 중요하고 고르지 못한 지면 상태를 극복하기 위해서는 내/외전 방향의 족부의 회전 기능이 요구된다. 최근 생체역학적인 연구를 접목한 다양한 하퇴의지가 개발되고 있으나, 이러한 고가의 고성능 하퇴의지의 경우 주로 활동성이 높은 하지절단 환자들에 초점이 맞춰져 있다. 본 연구에서는 하퇴의지 착용자의 대다수인 활동성이 낮은 K2 레벨의 환자들을 위한 하퇴의지를 개발했다. 기본적인 보행 능력 향상을 위해서 배/저굴 방향으로의 회전이 가능한 유압식 발목을 개발했고, 이를 통해서 배/저굴 방향으로 각각 $2.5^{\circ}$와 $4^{\circ}$의 회전이 가능함을 확인했다. 또한 수동 조절이 가능한 유압 노즐을 탑재해 환자 개개인에 적합한 발목 회전 저항력을 설정할 수 있도록 설계했다. 내/외전 방향으로의 족부의 회전이 가능하도록 이중고무 방식의 중간재를 삽입해 각각 $3.6^{\circ}$와 $4.1^{\circ}$의 회전이 가능하도록 설계되어 측경사나 작은 장애물들을 극복할 수 있도록 제작했다. 본 연구를 통해 개발된 하퇴의지는 K2 레벨의 하퇴절단자들이 일상생활 중에 겪게 되는 다양한 지면 환경을 극복하는데 도움을 줄 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.75-84
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• 2005

이 연구는 공간적/시간적 지역성의 효과론 이용하기 위하여 SRAM 버퍼를 사용하는 고성능 NAND-Type 플래쉬 메모리 패키지의 설계에 관한 것이다. 제안된 SRAM 버퍼를 내장한 새로운 NAND형 플래쉬 메모리 패키지 구조는 크게 세 부분으로 구성되어 있다. 즉, 작은 블록 크기의 완전 연관 희생 버퍼(victim buffer)와 큰 블록 크기를 지원하는 완전 연관 공간 버퍼(spatial buffer), 그리고 동적 페칭 유닛(dynamic fetching unit)으로 구성되어 있다. 제안하는 새로운 NAND 형 플래쉬 메모리 패키지는 기존의 NAND형 플래쉬 메모리 구조와 비교할 때 매우 뛰어난 성능 향상 및 저 전력 소비를 이끌어낼 수 있다. 시뮬레이션 결과에 따르면 제안된 NAND 플래쉬 메모리 패키지는 기존의 NAND 플래쉬 메모리와 비교하여 접근 실패율에서는 70%, 평균 메모리 접근 시간에서는 67%의 감소 효과를 보여준다. 더욱이 주어진 크기(e.g., 3KB)의 SRAM 버퍼를 이용한 제안된 패키지는 여덟 배 크기의 직접 사상 버퍼(e.g., 32KB)를 이용한 패키지 및 두 배 크기의 완전 연관 버퍼(e.g., 8KB)를 이용한 패키지보다도 평균 접근 실패율 및 평균 메모리 접근 시간에서 더욱 우수한 성능 향상을 이끌어낼 수 있다.

• 전자공학회논문지B
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• 제31B권11호
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• pp.45-52
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• 1994

최근 고성능 마이크로 프로세서들의 가격 경쟁력에 힘입어 공유 버스 방식의 다중 처리기 시스템이 많이 등장하고 있다. 이들 다중 처리기 시스템들은 주기억장치의 구조에 따라 성능이 크게 달라질 수 있다. 주기억장치의 중요성은 마이크로 프로세서들이 고속화 되어감에 따라 더욱 커지고 있다. 개개의 마이크로 프로세서들을 위한 캐시 메모리가 대부분의 시스템에서 채용되고 있으나 여전히 공유되는 주기억장치의 접근 특성은 다중 처리기 시스템의 성능과 확장성을 제약하는 요소가 된다. 본 논문에서는 파이프라인 방식의 시스템 버스의 효율성을 최대한 유지하면서 주기억장치 구현의 유연성을 제공하는 비동기적 주기억장치의 구조를 제안하며 그 효과를 시뮬레이션을 통하여 보이고 있다. 시스템 버스로는 고속 중형 컴퓨터를 위하여 설계된 HiPi+Bus를 모델로 하고 있으며 Verilog를 이용하여 시뮬레이션 하였다. 이 시뮬레이션을 통하여 제안된 비동기적 주기억장치 구조가 시스템 버스의 사용률을 낮추어 줌으로써 시스템의 성능과 확장성을 향상시킴을 알 수 있었다. 또한 제안된 구조를 구현하기 위한 구현 방법상의 변수들을 평가 하였으며 구현된 주기억장치를 시험 프로그램을 이용한 시험 환경에서 시험하여 그 동작과 유용성을 확인하였다.

• 전자공학회논문지
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• 제50권8호
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• pp.143-150
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• 2013

솔리드 스테이트 디스크 (SSD)는 고성능 개인용 컴퓨터나 서버 분야에서 뛰어난 특성과 성능을 바탕으로 입지를 넓혀 나가고 있다. 특히 낸드 플래시 메모리에 기반한 SSD가 주류를 이루며 이미 거대한 시장을 확보하고 있는 낸드 플래시 메모리 시장의 큰 부분을 차지하고 있다. 이러한 낸드 플래시 메모리 기반 SSD에는 보통 낸드 플래시 메모리의 특성을 숨기기 위하여 DRAM으로 제작되는 캐시 버퍼가 장착되는데 이 캐시 버퍼는 보다 높은 성능을 달성하기 위해 나중 쓰기 방식을 활용하고 이는 기존의 낸드 플래시 메모리 만을 고려한 스케줄링 기법들을 I/F에서 효과적으로 활용할 수 없게 한다. 따라서 본 논문에서는 I/F에서 사용할 수 있는 캐시 버퍼를 고려한 스케줄링 기법을 제안하고자 한다. 스케줄링 기법은 크게 두 가지 기준을 가지고 스케줄링을 진행하는데 캐시 버퍼의 적중 여부와 읽기 요청에 대한 우선순위이다. 이는 캐시 버퍼에 적중한 요청들을 먼저 처리하여 처리속도를 증가시키고 시스템 성능에 보다 큰 영향을 끼치는 읽기 요청의 지연시간을 줄이기 위함이다. 실험 결과에 따르면 제안하는 스케줄링 기법을 사용했을 때 약 26% 향상된 읽기 성능을 보여주었다.

• 방송공학회논문지
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• 제17권2호
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• pp.374-387
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• 2012

본 논문에서는 이산 웨이블릿 패킷 변환을 이용하여 디지털 홀로그램의 중요 성분을 추적하고 암호화하는 알고리즘을 위한 하드웨어를 구현하였다. 웨이블릿 변환과 부대역의 패킷화를 이용한 암호화 방법을 이용하고, 적용된 암호화 기법은 웨이블릿 변환의 레벨과 에너지 값을 선택함으로써 다양한 강도로 암호화가 가능하다. 디지털 홀로그램의 암호화는 크게 두 부분으로 구성되는데 첫 번째는 웨이블릿 변환을 수행하는 것이고, 두 번째는 암호화를 수행하는 것이다. 고속의 웨이블릿 변환을 하드웨어로 구현하기 위해서 리프팅 기반의 하드웨어 구조를 제안하고, 다양한 암호화를 수행하기 위해서는 다중모드를 가지는 블록암호시스템의 구조를 제안한다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅 하드웨어를 구성하였다. 블록 암호시스템의 구성을 위해서 AES, SEED, 그리고 3DES의 블록암호화 알고리즘을 사용하였고 데이터를 최소의 대기시간(최소 128클록, 최대 256클록)만을 가지면서 실시간으로 데이터를 암호화 혹은 복호화시킬 수 있다. 디지털 홀로그램은 전체 데이터 중에서 단지 0.032%의 데이터만을 암호화되더라도 객체를 분간할 수 없었다. 또한 구현된 하드웨어는 $0.25{\mu}m$ CMOS 공정에서 약 20만 게이트의 자원을 사용하였고, 타이밍 시뮬레이션 결과에서 살펴볼 때 약 165MHz의 클록속도에서 안정적으로 동작할 수 있었다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제34권12호
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• pp.1056-1064
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• 2007

생체분자 컴퓨팅은 DNA와 같은 생체 분자를 이용하여 정보를 표현하고 처리하는 새로운 컴퓨팅 패러다임이다. 작은 부피에 존재하는 무수히 많은 분자와 화학 반응에 내재된 대규모 병렬성은 새로운 개념의 고성능 계산 기법에 영감을 주었고 이를 바탕으로 다양한 계산 모델 및 문제 해결을 위한 분자알고리즘이 개발되었다. 한편 생체 분자를 이용한 정보처리라는 특징은 생물학 문제에 적용될 수 있는 가능성을 시사한다. 유전자 발현 패턴과 같은 생화학적 분자 정보의 분석을 위한 도구로서의 가능성을 가지고 있는 것이다. 이러한 맥락에서 DNA 컴퓨팅 기반의 생체분자 퍼셉트론 모델이 제안되었고 그 실험적 구현 결과가 제시된 바 있다. 생체분자 퍼셉트론의 핵심인 가중치 표현 및 가중치-합 연산은 입력 분자와 가중치를 표현하는 프로브 분자간의 경쟁적 혼성화 반응에 기반하고 있다. 그러나 그 혼성화 반응에서 열역학적 대칭성을 가정하고 있기 때문에 사용하는 프로브에 따라 가중치 표현의 오차가 있을 수 있다. 본 논문에서는 비대칭적인 열역학적 특성을 고려하여 일반화된 혼성화 반응 모델을 제시하고, 이를 바탕으로 신뢰성 있는 생체 분자 퍼셉트론의 구현을 위한 가중치 코딩 방법을 제안한다. 그리고 본 논문에서 제시한 가중치 표현 방법의 정확성을 이전 모델과 컴퓨터 시뮬레이션을 통해 비교하고 한계 오차를 만족하기 위한 조건을 제시한다.

• 한국정보과학회논문지:데이타베이스
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• 제37권6호
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• pp.308-314
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• 2010

최근 들어, 플래시메모리의 가격이 지속적으로 낮춰지고, 플래시메모리 기반 SSD 컨트롤러 기술이 급격하게 발전하면서 중저가의 고성능 플래시 SSD가 시장에 널리 보급되고 있다. 하지만, 데이터베이스 분야에서 가격 동의 이유로 당분간 플래시 SSD가 하드디스크를 완전히 대체하기는 쉽지 않을 것이다. 대신 플래시 SSD의 빠른 성능을 캐시 용도로 활용하는 접근법이 현실적이고, 실제로 하드디스크와 플래시메모리를 하이브리드 형태로 사용하는 접근법들이 제시되었다. 본 논문에서는 기존의 접근법들과는 달리, 플래시 SSD를 데이터베이스의 버퍼에서 밀려나는 페이지들을 순차적으로 저장하고, 재 참조될 때 하드디스크 대신 플래시 SSD에서 읽혀지도록 하는 확장 버퍼 아키텍처를 제안한다. 플래시 SSD를 저장장치 레벨에서 캐시로 사용하는 기존 방법들에 비해, 플래시 SSD를 호스트 시스템에서 확장 버퍼로 사용함으로써 원기 측면에서 주 버퍼에서 밀려나는 웹 페이지(warm page)들에 대해 상당한 성능 개선을 이룰 수 있다. TPC-C 트레이스를 사용한 시뮬레이션 결과, 주 버퍼에 없는 페이지들이 확장 버퍼에서 찾아지는 적중률이 60%를 넘는 사실을 알 수 있었다. 이 확장 버퍼 아키텍처는, 동일한 비용을 지불하는 다른 접근법, 즉 DRAM을 버퍼로 추가하는 기법과 하드디스크를 추가하는 기법에 비해 가격 대비 성능 개선 효과가 높다.