• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.9A
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• pp.1101-1107
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• 2004

This paper presents an optimization algorithm and technique for designing parallel Cyclic Redundancy Check (CRC) circuit, which is most widely adopted for error detection A new heuristic algorithm is developed to find as many shared terms as possible, thus eventually to minimize the number and level of the exclusive-or logic blocks in parallel CRC circuits. 16-bit and 32-bit CRC generators are designed with different types of Programmable Logic Devices, and it has been found that our new algorithm and architecture significantly reduce the delay.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.34 no.2
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• pp.101-105
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• 2006

The Engineering Model of STSAT-2 on-board computer(OBC) was developed and tested completely with other sub-systems. The on-board computer of STSAT-2 has a high- performance PowerPC processors and a structure of centralized network communication. In addition, a lot of logics are implemented by Field Programmable Gate Array, such as interrupt controller, watchdog timer and UART. It could make the weight and size of OBC lighter and smaller. Also, the STSAT-2 on-board computer has more improved tolerance against Single Event Upsets and faults than that of the STSAT-1.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.10A
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• pp.1582-1589
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• 2000

A dynamic D-flipflop is proposed aiming at low power and high frequency(GHz) operations. The proposed D-flipflop uses a smaller number of pmos transistors that it operates high speed in same dimensions. Also, it consumes lower power than conventional approaches by a shared nmos with clock input. In order to compare the performance of the proposed D-flipflop, we perform simulation estimating power consumption and maximum operating frequency of each same dimension D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop is evaluated via the same method. The simulation results show that the proposed D-fliplflop has good performance than conventional circuits.

• Journal of KIISE:Software and Applications
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• v.28 no.2
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• pp.201-209
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• 2001

고성능 마이크로 프로세서들은 성능 향상을 위해 ILP를 지원한다. 병렬성을 극대화시키기 위해서는 많은 성능 저해 요인들을 제거해야 한다. 최근에는 컴파일러의 역할을 증대시켜 이러한 요인들을 줄이기 위한 노력들이 활발히 진행되고 있다. 본 논문에서는 성능 저해 요인인 조건 분기 처리를 위하여 조건 실행과 레지스터 할당을 결합함으로써 메모리로의 대피를 최소화하고 병렬성을 향상시킬 수 있는 개선된 레지스터 할당 알고리즘을 제안한다. 제안한 방법을 적용하여 실험한 결과 간섭 그래프의 에지수가 4.47% 감소되었고 그 결과 요구되는 대피 변수의 수도 21.35% 감소되었다. 그리고 기존의 방법에 비해 19.38%의 성능 향상 결과를 얻었다. 결국 본 레지스터 할당 기법은 조건 실행을 통해 조건 분기 명령을 제거하여 기본 블록 내의 명령어 수를 증가시켜 병렬처리의 기회를 증진시키고 조건 분석을 통해 간섭 그래프의 불필요한 에너지를 제거시켜 보다 효율적인 레지스터 할당을 실현함으로써 제안한 방법의 타당성을 검증하였다.

• YAKHAK HOEJI
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• v.57 no.5
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• pp.362-368
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• 2013

High performance liquid chromatograph (HPLC) is the most frequently used analytical instrument in analytical laboratories for pharmaceutical analysis. In order to provide a high level of assurance for reliable data generated from the HPLC analysis, the performance qualification of the HPLC system is required. For this purpose, the performance of HPLC system should be regularly monitored by examining the key functions of the typical HPLC system (solvent delivery system, injector system, column oven, UV-VIS detector system). We have investigated the validation guidelines of the performance verification of these key modules for HPLC system. And we proposed and evaluated its validation guidelines and the related verification methods for pharmaceutical analysis that could be practically applied in Korea.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.5
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• pp.6-11
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• 2011

We have developed dissolved ozone decompose system in the used ozonated water for the semiconductor and LCD fabrication processes, which will be base of obtaining core process technology in the high performance, low price semiconductor and LCD fabrications. Using this technology, it is possible for the semiconductor wafer and LCD planer to process more rapid and chip, and productivity will be improved.

• Journal of the Korea Computer Graphics Society
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• v.2 no.2
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• pp.37-44
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• 1996

Networked virtual reality systems provide a consistent virtual world to the users, possibly distributed across long distances, and have been widely applied in the military, entertainment, and architectural areas. Large processing requirements, however, made these systems be mainly researched on the platforms of high-performance graphics workstations. This paper presents several problems when networked virtual reality systems are implemented on commodity PCs: two problems related with 3D graphical processing, and the other related with network bandwidth and transmission delay. We also suggest solutions to these problems and analyze their performance effect based on an architectural simulation application.

• Proceedings of the Korean Society of Coastal and Ocean Engineers Conference
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• 1995.10a
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• pp.32-32
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• 1995

선박의 운항 상태를 재현하기 위한 시뮬레이터의 가시화 프로그램은 컴퓨터 그래픽 기법을 이용하여 사용자에게 실제로 선박을 운항하는 현실감을 제공하는 기능을 가져야 한다. 시뮬레이터를 위한 3차원 그래픽의 특성은 실제 상황을 실시간(real-time)으로 재현(15∼30Hz Update rates)해야 하는 기능이 요구되기 때문에 시점 변화에 빠른 그래픽 관련 계산 및 화면 표시에 필요한 시간 제약이 비교적 적은 CAD나 Animation용 3차원 그래픽 시스템과 달리, 시뮬레이션 대상 물체의 운동 상태를 정확히 표현하기 위한 빠른 3차원 그래픽 재현 기능이 매우 중요한 요소가 된다. 그러나 현실감 재현의 관점에서 광고 및 영화용 Animation시스템에서와 같은 Poto-Realistic한 현실감 재현 기능도 무시할 수 없는 요소이고, 현재 최신 컴퓨터 그래픽 기술의 발전과 고성능 그래픽 장비의 개발로 빠른 update rate의 현실감 있는 화면 재현이 가능해 지고 있고 이러한 기능의 요구가 점차 높아지고 있다.

• The Transactions of The Korean Institute of Electrical Engineers
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• v.67 no.7
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• pp.840-845
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• 2018

BLDC motor is widely used as a servo motor due to high efficiency, high power density, low inertia, and low maintenance. However, BLDC motor generally needs position and velocity sensors to control actuation system. Usually, analog tachometers and encoders have been used for velocity feedback sensors. However, using these types of sensors have problems such as the cost, space, and malfunction. So, This paper is to propose a new velocity measurement method using linear hall-effect and enhanced differentiator for BLDC motor. In order to verify the feasibility of the proposed method, several simulations and experiments are performed. It is shown that the proposed velocity measurement method can satisfy the requirements without using of velocity sensor.

• Journal of KIISE:Databases
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• v.27 no.4
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• pp.604-612
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• 2000

시간 제약을 가지는 워트플로우에서 만약 워크플로우 인스턴스가 마감 시간 안에 종료되지 못하면, 워크플로우 관리 시스템은 보상 처리와 같은 예외적인 조치들을 취할 것이다. 이러 한 상황은 시스템에게 과부하를 주기 때문에 워크플로우 처리의 성능을 저하시킨다. 이에 본 논문에서는 고성능 워크플로우 인스턴스들의 수를 증가시킬 수 있는 새로운 기법을 제안 한다. 그리고 임계경로에 속하는 각 임계 액티비티의 처리 용량을 향상시키기 위해 최소 중 복 서버의 개수를 결정하는 방법을 제안한다. 마지막으로, 실험들을 통하여 본 논문에서 제 안된 기법의 유용함을 보인다.