• Proceedings of the Korea Information Assurance Society Conference
• /
• 2004.05a
• /
• pp.289-293
• /
• 2004

본 논문에서는 무선 인터넷 환경에서 CHAP 인증 기법을 이용한 로밍 서비스 지원방법을 기술한다. 이를 위해 특별히 GPRS 망으로 이동한 이동 ISP 망 가입자가 자신의 홈 ISP 망을 접속하여 인증을 받기 위한 기법을 제시한다. 또 이동 ISP 망 가입자의 단말에서 정의되어야 할 인증 메시지 구조와 GPRS 망 게이트웨이에서 구현 될 메시지 구조를 제시한다. 아울러 GGSN과 ISP 망간의 인증 메시지 구조를 정의하며 이들 제안된 내용에 대해 시험 환경 구축을 통해 실제 시뮬레이션 결과를 보였다.

• Proceedings of the KIPE Conference
• /
• 1999.07a
• /
• pp.214-217
• /
• 1999

IGBT 소자는 고전류 밀도의 특성을 지니면서 구동전력이 작기 때문에 500V 이상의 고전압 응용에서 널리 이용되고 있다. 본 논문에서는 기존의 IGBT 소자의 구동회로가 갖는 기본기능 이외에 소자에 대한 보호기능과 소자의 동작 상태를 감지하기 위한 모니터링 기능을 갖는 지능형 구동회로에 대해 제안한다. 제안된 회로는 소자에 비정상적인 큰 전류가 흐를 경우 논리회로에 의해 게이트 구동전압을 일정시간 즉시 차단하여 소자를 과전류와 과열로부터 보호하고, 소자의 동작 상태가 정상인지 차단 상태인지 감지할 수 있다. 언급한 기능을 가진 구동회로가 제시되며, 제안된 회로의 동작은 Pspice를 이용한 시뮬레이션 및 실험을 통해 확인된다.

• Proceedings of the KIPE Conference
• /
• 2010.07a
• /
• pp.75-76
• /
• 2010

MOSFET 스위칭 소자를 사용하여 하프 브릿지 인버터를 구성하였고 게이트파형과 인덕터, 커패시터의 공진, Preheat 동작을 PSIM으로 구현하였다. LC 공진으로 통해 절연이 파괴되어 램프가 켜지고 Preheat 로 램프 전극 양단에 병렬로 연결되는 LC공진콘덴서 의해 예열되어 불필요한 전력소모를 줄이고 나타내었다. 램프가 켜지는 순간부터 가변저항을 이용하여 램프의 밝기를 조절 할 수 있게 구상하였으며 그 결과를 PSIM으로 시뮬레이션 하였다.

• Proceeding of EDISON Challenge
• /
• 2013.04a
• /
• pp.217-220
• /
• 2013

기존 플래시 메모리의 물리적 한계를 극복하여 저전압, 저전력 비휘발성 메모리 소자를 얻기 위해서는 터널링 장벽 제어가 필수적이며, 저유전체와 고유전체를 적층한 VARIOT 구조는 터널링 장벽 제어에 매우 효과적이다. 우리는 비평형 그린함수 방법을 이용하여 전자 수송을 계산함으로써, VARIOT 구조가 기존의 단일 유전층 구조에 비해 비휘발성 메모리 관점에서 얼마나 향상되었는지를 분석하고, 터널링 장벽 제어에 있어 고유전체가 가져야 할 가장 유리한 조건을 찾아내었다. 또한 유효질량이 에너지 장벽(유전층)의 전계 민감도와 거의 무관함을 보임으로서 시뮬레이션 결과가 합리적임을 증명하였다.

• Proceedings of the KIPE Conference
• /
• 2015.07a
• /
• pp.309-310
• /
• 2015

본 논문에서는 SiC FET를 이용한 80kW 3상 PWM 인버터의 특성에 대해 다룬다. 기존 IGBT 인버터와 SiC FET 인버터의 게이트 특성, 각 부 손실, 시스템 효율 등을 시뮬레이션 및 실험하여 비교 분석한다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.43 no.11 s.353
• /
• pp.1-7
• /
• 2006

3-dimensional(3-D) simulations of ideal double-gate bulk FinFET were performed extensively and the electrical characteristics. were analyzed. In 3-D device simulation, we changed gate length($L_g$), height($H_g$), and channel doping concentration($N_b$) to see the behaviors of the threshold voltage($V_{th}$), DIBL(drain induced barrier lowering), and SS(subthreshold swing) with source/drain junction depth($X_{jSDE}$). When the $H_g$ is changed from 30 nm to 45nm, the variation gives a little change in $V_{th}$(less than 20 mV). The DIBL and SS were degraded rapidly as the $X_{jSDE}$ is deeper than $H_g$ at low fin body doping($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$). By adopting local doping at ${\sim}10nm$ under the $H_g$, the degradation could be suppressed significantly. The local doping also alleviated $V_{th}$ lowering by the shallower $X_{jSDE}\;than\;H_g$ at low fin body doping.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2000.02a
• /
• pp.107-107
• /
• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• Proceedings of the Korean Institute of Navigation and Port Research Conference
• /
• 2007.12a
• /
• pp.309-310
• /
• 2007

컨테이너터미널의 Gate는 컨테이너의 출입구를 의미하는 것 외에 컨테이너 정보의 최초 입력점이라는 중요한 의미를 가지고 있다. 따라서 컨테이너 정보의 정확한 습득을 위해 다양한 컨테이너 변호 인식방법이 사용되고 있으며, 이러한 적용방법에 따라 Gate의 생산성에도 많은 차이가 발생하고 있다. 최근, 정부의 u-IT사업추진에 따라 적용되기 시작한 RFID를 이용한 Gate자동화 방식은 기존시스템에 대한 새로운 접근을 요구하게 되었다. RFID를 이용함에 따라 각 시스템의 단점을 보완하는 정성적 이점과 더불어 정량적 생산성 향상이라는 기대치도 높아지게 되었다. 따라서 본 연구에서는 RFID를 이용한 Gate 자동화 시스템과 기존의 Gate시스템과의 생산성 차이를 시뮬레이션을 통해 검증함으로써 RFID 방식의 Gate를 고려하고 있는 컨테이너터미널에 관련된 정보를 제공하고자 하였다.

• Journal of the Korea Society for Simulation
• /
• v.17 no.2
• /
• pp.13-19
• /
• 2008

New Buffered deposition is proposed to decrease junction electric field in this paper. Buffered deposition process is fabricated after first gate etch, followed NM1 ion implantation and deposition & etch nitride layer. New Buffered deposition structure has buffer layer to decrease electric field. Also we compared the hot carrier characteristics of Buffered deposition and conventional. Also, we design a test pattern including NMOSFET, PMOSFET, LvtNMOS, High pressure N/PMOSFET, so that we can evaluate DC/AC hot carrier degradation on-chip. As a result, we obtained 10 years hot carrier life time satisfaction.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2001.05a
• /
• pp.321-324
• /
• 2001

The metal-oxide-semiconductor field-effect transistor(MOSFET) has undergone many changes in the last decade in response to the constant demand for increased speed, decreased power, and increased packing density. This paper has compared Micro-Tec with ISE-TCAD. This paper investigates LDD MOSFET using two simulators. Bias condition is applied to the devices with gate lengths 180nm. We have presented MOSF ET's characteristics such as I-V characteristic, electric field. and compared with Micro-Tec and ISE-TCAD.