• The Transactions of the Korean Institute of Electrical Engineers D
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• v.50 no.1
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• pp.45-50
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• 2001

With increasing complexity of digital logic circuits, fast and accurate verification of functional behaviour becomes most critical bottleneck in meeting time-to-market requirement. This paper presents several techniques for accelerating a cycle-based logic simulation. The acceleration techniques include parallel pattern logic evaluation, circuit size reduction, and the partition of feedback loops in sequential circuits. Among all, the circuit size reduction plays a critical role in maximizing logic simulation speedup by reducing 50% of entire circuit nodes on the average. These techniques are incorporated into a levelized table-driven logic simulation system rather than a compiled-code simulation algorithm. Finally, experimental results are given to demonstrate the effectiveness of the proposed acceleration techniques. Experimental results show more than 27 times performance improvement over single pattern levelized logic simulation.

• Proceedings of the Korean Society of Computer Information Conference
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• 2024.01a
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• pp.311-312
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• 2024

본 논문에서는 대규모 LoRaWAN 환경에서 무선 통신을 통한 단말기와 게이트웨이 간에 패킷의 송수신에 있어 시간 및 소비전력의 특성의 도출이 가능한 시뮬레이터인 LoRaEnergySim에서 LBT 방식의 미디어 접근 제어 방식을 지원하도록 개선하여 국내 TTA 표준에 따른 시뮬레이션이 가능하도록 한다. 이를 위해 LoRaEnergySim 프레임워크 노드의 상태 전환 모델에 LBT 상태를 추가하고 에너지 프로파일에 LBT 상태에서 소비되는 에너지 항목을 추가한다. 개선된 LoRaEnergySim 시뮬레이션의 기능을 검증하기 위해 임의의 패킷에 대해 상태 전환 모델에 따라 하나의 상태에서 소비되는 전력과 다음 상태로 전이되기까지 소요되는 시간을 도식화 할 수 있는 부가 모듈을 구현한다.

• Proceedings of the KIPE Conference
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• 2017.11a
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• pp.105-106
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• 2017

본 논문은 10kW급 태양광 3 레벨 NPC 인버터 설계에 대해 서술하였다. 3 레벨 인버터는 2 레벨 인버터보다 정격 전압과 출력전류의 고조파 감소가 가능하기 때문에 효율이 높다는 장점이 있다. 설계된 태양광 3 레벨 인버터는 제어보드, 게이트보드, 3 레벨 IGBT 등으로 구성된다. 게이트 드라이버 보드는 소자들의 최소 절연거리와 신호전달의 용이성을 고려하여 설계되었다. 3 레벨 NPC 인버터의 동작을 PSIM을 통해 시뮬레이션 하였으며, 실험을 통하여 제작된 태양광 3 레벨 인버터가 실제 조건에서도 정상적으로 동작함을 검증하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.11
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• pp.932-939
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• 2000

본 논문은 정적 CMOS 회로의 단락 전류로 인한 전력소모와 게이트의 전달 지연시간을 구하기 위한 간단한 방법을 제시한다. 단락전류식은 게이트와 드레인 사이에 존재하는 커플링 커패시턴스의 영사한 후 모형화한 전류 수식을 기반으로 CMOS 회로의 지연 시간을 예측하기 위한 거시모형과 수식들을 제안하였다. 제안된 방법은 시뮬레이션을 통하여 현재의 기술 동향 특성인 신호 천이시간과 부하 커패시턴스가 감소하는 경우에 대해 이전의 연구보다 더욱 정확하고 신속히 예측할 수 있음을 보였다. 또한 제안된 거시 모형은 전류식이 변할지라도 전력소모와 타이밍 수준에서의 지연시간을 계산하는데 쉽게 적용이 가능하다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.19 no.1
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• pp.14-19
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• 1982

A differential amplifier has been designed and fabricated using aluminum-gate PMOS technology, Only enhaneement-mode MOSFET's are used in the circuit and the dimensions of transistors have been determined using simulation program MSINC. The fabricated integrated circuit with +15V and -l5V power supplies shows an open-loop DC voltage gain of 42 dB, a common mode rejection ratio (CMRR) of 50 dB, and a Power consumption of 20mW.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2002.05a
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• pp.275-278
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• 2002

As the gate lengths of MOSFETs are scaled down to sub-50nm regime, there are key issues to be considered in the device design. In this paper, we have investigated the characteristics of threshold voltage for MOSFET device. We have simulated the MOSFETs with gate lengths from 100nm to 30nm using generalized scaling. Then, we have known the device scaling limits for nano structure MOSFET. We have determined the threshold voltages using LE(Linear Extraction) method.

• Proceedings of the KIEE Conference
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• 2009.04b
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• pp.143-145
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• 2009

본 논문에서는 AC-AC 직접 변환 방식인 매트릭스 컨버터의 진압 변조 방법 중 하나인 $V_{max}-V_{mid}$ PWM 변조 방법을 간략화한 Simple $V_{max}-V_{mid}$ 전압 변조 방법에 대해 소개한다. $V_{max}-V_{mid}$ 전압 변조 방법은 실행 전에 입력전압 위상각$(\theta_E)$을 판별하는 PLL(Phase Looked Loop)과정을 거친 후, 얻은 위상 정보를 사용하석 게이트 신호를 만들어 낸다. 하지만 PLL의 사용이 연산 시간의 딜레이를 발생시키고, 처리과정을 복잡하게 만드는 단점으로, PLL과정을 생략하여 입력 전압의 크기 정보만으로 섹터를 판별하고 게이트 신호를 발생시켜 스위치를 조작하는 변조 방범을 사용하였다. 이로 인해 연산시간의 단축과 처리 과정의 축소 등의 이점을 취하고, 이를 시뮬레이션으로 검증한다.

• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.15-17
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• 2018

본 논문은 DFIG기반의 가변속 양수발전소의 조속기, 터빈-수압관(penstock), 발전기/컨버터 및 시스템 제어기를 모델링하였으며, 발전기/컨버터 모델은 하나의 전류원과 임피던스로 등가화 되었다. 최적 운전 조건을 위한 터빈의 속도와 게이트 위치 지령치는 시스템 제어기를 통해서 얻을 수 있으며, 계통 전력의 지령치를 통해서 발전기/컨버터 모델의 전류 지령치를 만들며. 터빈 회전속도와 게이트 위치는 DFIG의 속도와 지령 속도의 비교를 통해 출력된다. 시뮬레이션 모델링을 통해 전력의 지령치 변화에 따라 계통의 전력과 터빈의 응답성을 확인하였다.

• Journal of IKEEE
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• v.21 no.3
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• pp.284-287
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• 2017

In this study, we examined the simulated electrical characteristics of single-gated feedback field effect transistors (FBFETs) and the influence of channel length variation of the memory window characteristics through the 3D device simulation. The simulations were carried out for various channel lengths from 50 nm to 100 nm. The FBFETs exhibited zero SS(< 1 mV/dec) and a current $I_{on}/I_{off}$ ratio${\sim}1.27{\times}10^{10}$. In addition, the memory windows were 0.31 V for 50 nm-channel-length devices while no memory windows were observed for 100 nm-channel-length devices.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.4
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• pp.789-794
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• 2017

Subthreshold current model is presented using analytical potential distribution of junctionless cylindrical surrounding-gate (CSG) MOSFET and threshold voltage shift is analyzed by this model. Junctionless CSG MOSFET is significantly outstanding for controllability of gate to carrier flow due to channel surrounded by gate. Poisson's equation is solved using parabolic potential distribution, and subthreshold current model is suggested by center potential distribution derived. Threshold voltage is defined as gate voltage corresponding to subthreshold current of $0.1{\mu}A$, and compared with result of two dimensional simulation. Since results between this model and 2D simulation are good agreement, threshold voltage shift is investigated for channel dimension and doping concentration of junctionless CSG MOSFET. As a result, threshold voltage shift increases for large channel radius and oxide thickness. It is resultingly shown that threshold voltage increases for the large difference of doping concentrations between source/drain and channel.