• 한국시뮬레이션학회논문지
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• 제25권3호
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• pp.1-14
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• 2016

본 논문은 사물 무선 서브 망을 모바일 망과 인터넷을 차례로 연계하는 무선 게이트웨이 처리 방식을 중심으로 데이터 유실이 있는 전송 방법과 데이터 무손실 전송 방법으로 구분하여 각 방법에 대한 일반적 전송 방식들을 두 가지 씩 4가지 타입을 제안하고, 각 타입의 일반적 처리 절차를 상태천이모델(Sate Transition Model)을 이용하여 설계한다. 도출된 각 상태천이도를 기반으로 각 타입들의 기능들을 실제로 구현하고 테스트함으로써 이들 방식들의 성능을 평가한다. 평가 결과로서, 다른 타입들과 비교해 볼 때, 여러 대기 상태들에서 데이터 혹은 응답 수신을 위해 저전력 Sleep모드-인터럽트와 폴링을 조합한 타입이 폴링만 사용하거나 Sleep모드-인터럽트만을 사용하는 방법보다 데이터 전송 실시간성, 데이터 유실도, 에너지 소모 등에서 가장 좋은 성능을 보인다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.1-10
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• 2004

본 논문에서는 유한체 GF$(2^m)$상에서 두 다항식의 승산을 실현하는 병렬-입력 및 병렬-출력을 갖는 셀 배열 병렬 승산기를 제시한다 이 승산기는 승산연산부, 기약다항식연산부. MOD연산부로 구성한다. 승산연산부는 AND 게이트와 XOR 게이트로 설계한 기본 셀의 배열로 이루어지며, 기약다항식연산부는 XOR 게이트와 D 플림플롭회로를 사용하여 구성하며, MOD연산부는 AND 게이트와 XOR 게이트에 의한 기본 셀을 배열하여 구성하였다. 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였으며, 클럭신호의 주기를 l${\mu}\textrm{s}$로 하였다. 제시한 셀 배열 병렬 승산기는 m=4인 경우에 AND 게이트의 수가 24개, XOR 게이트의 수가 32개 필요하며, D 플립플롭회로가 4개 필요하다. 또한, AOP 기약 다항식을 사용하면 AND 게이트와 XOR 게이트의 수가 24개 필요하며 D 플립플롭은 사용되지 않는다. 셀 배열 병렬 승산기의 승산연산부의 동작시간은 1 단위시간(클럭시간)이 소비되고, 기약다항식연산부에 의한 MOD연산부의 동작시간은 m 단위시간(클럭시간)이 소비되어 전체 동작시간은 m+1 단위시간(클럭시간)이 소비된다. 본 논문에서 제시한 셀 병렬 승산기는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지며, 특히 차수 m이 매우 큰 유한체강의 두 다항식의 승산에서 확장성을 갖는다.

• 한국통신학회논문지
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• 제30권7B호
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• pp.489-498
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• 2005

서비스 거부 공격은 네트워크 자원을 독점하여 서버 시스템 및 네트워크상에 인위적인 혼잡을 발생시키는 공격으로써, 일반 사용자가 정상적인 서비스를 제공받지 못하도록 하는 것을 목적으로 한다. 본 논문에서는 인위적인 네트워크 혼잡 상황에서도 정상 트래픽의 서비스 품질을 보장할 수 있는 소수자 우선 게이트웨이를 제안한다. 소수자 우선 게이트웨이는 어떤 집합 플로우가 혼잡유발 트래픽인지를 빠르게 결정할 수 있는 방법을 제공한다. 소수자 우선 게이트웨이는 정상 트래픽으로 판정된 집합 플로우에게는 높은 우선순위의 서비스를 제공하여 그 품질을 보호하고, 혼잡유발 트래픽으로 판정된 집합 플로우에게는 낮은 우선순위의 서비스를 제공하여 네트워크 혼잡이 혼잡유발 트래픽에게만 영향을 미치도록 한다. 제안하는 소수자 우선 게이트웨이는 서비스 거부 공격 뿐만 아니라 다중 노드에서 동시에 혼잡을 일으키는 분산 서비스 거부 공격에서도 정상 트래픽의 서비스 품질을 보장하는 효과를 제공함을 시뮬레이션을 통하여 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.626-626
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• 2013

P-N 접합에 의해 절연된 게이트를 통해 전류 통로를 제어하는 접합형 전계효과 트랜지스터(Junction Field Effect Transistors; JFETs)는, 입력 임피던스가 크고, 온도에 덜 민감하며, 제조가 간편하여 집적회로(IC) 제조가 용이하고, 동작의 해석이 단순하다는 장점을 가지고 있다. 특히 JFET는 선형적인 전류의 증폭 특성을 가지고 있으며, 잡음이작기 때문에, 감도가 우수한 음향 센서의 증폭회로, 선형성이 우수한 증폭회로, 입력 계측 증폭 회로 등에 주로 사용되고 있다. 기존에 사용되는 JFET 소자는 구조와 제조 공정에 따라서, 컷 오프 전압($V_{cut-off}$)과 드레인-소스 포화 전류($I_{DSS}$)의 변화가 심하게 발생하여, 소자의 전기적 특성 제어가 어렵고, 소자의 수율이 낮다는 문제점이 있다. 본 연구에서는 TCAD 시뮬레이션을 통해 게이트 전압에 의해 채널이 형성되는 채널 층의 상하부에 각각 $Si_xGe_{1-x}$로 이루어진 상부 및 하부 확산 저지층을 삽입한 JFET 소자 형성하여, 게이트 접합부의 접합 영역 확산을 저지하고, 상기 게이트 접합부가 계면에서 날카로운 농도 구배를 갖도록 함으로써, 공정 변화에 따른 전기적 특성의 편차가 작아지는 JFET 소자 구조를 만들어 전기적 특성을 개선하였다. JFET은 채널층에 삽입된 $Si_xGe_{1-x}$ 층의 두께, Ge 함유량 및 n채널층의 두께를 변화하였을 때, off 상태의 게이트-소스 전압이 감소한 반면에 드레인-소스 포화 전류($I_{DSS}$)와 컨덕턴스(gm) 값이 증가하였다. 삽입된 $Si_xGe_{1-x}$층이 Boron이 밖으로 확산되는 현상이 감소하여 채널이 좁아지는 현상을 막아 소자의 전기적 특성을 개선함으로써 제조공정의 변화에 관계없이 컷오프 전압을 정확하고 안정되게 제어할 수 있고 이를 통해 소자의 수율을 높일 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.10-14
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• 2009

본 논문에서는 항복 전압 특성을 향상시키기 위한 사다리꼴 게이트 구조의 AlGaN/GaN HEMT구조를 제안하였으며 그 실현 가능성을 2차원 소자 시뮬레이터를 통해 조사하였다. 사다리꼴 게이트 구조의 사용으로 드레인 방향의 게이트 모서리 부근에서 나타나는 전계의 집중을 효과적으로 분산되는 것이 시뮬레이션 결과에서 확인 되었다. 제안된 사다리꼴 게이트 AlGaN/GaN HEMT 소자 구조에서 2DEG 채널을 따라 형성되는 전계의 피크값은 4.8 MV/cm 에서 3.5 MV/cm 로 기존 구조의 AlGaN/GaN HEMT에 비해 30% 가량 감소하였으며, 그 결과로 인해 항복 전압은 49 V 에서 69 V 로 40 % 가량 증가하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.488-490
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• 2018

본 연구에서는 급격한 스위칭 특성을 달성하기 위해 싱글단일-게이트 실리콘 채널에서 전하 캐리어의 양의 피드백을 이용하는 새롭게 설계된 피드백 전계 효과 트랜지스터를 제안한다. 에너지 밴드 다이어그램, I-V 특성, 문턱전압 기울기 및 on/off 전류 비는 TCAD 시뮬레이터를 이용하여 분석한다. 피드백 전계 효과 트랜지스터의 중요한 특징 중 하나인 히스테리시스의 특성을 보기 위해 게이트 절연막 물질과 게이트 전극물질을 변경하여 시뮬레이션을 진행했다. 이러한 특성변화는 피드백 전계효과 트랜지스터의 문턱전압 ($V_{TH}$)을 변화시켰고, 메모리 윈도우 폭이 작아지는 현상을 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 추계학술대회 논문집 Vol.16
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• pp.172-175
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• 2003

새로운 전력 반도체 소자로 주목받고 있는 MOS 구동 사이리스터 중 대 전력용으로 사용되는 EST는 높은 전류 밀도에서 게이트에 의한 전류 조절이 가능할 뿐만 아니라 다른 MOS 구동 사이리스터 소자와는 달리 전류 포화 특성을 지녀 차세대 전력 반도체로 각광 받고 있는 소자이다. 하지만 소자의 동작 시에 스냅-백 특성을 지녀 전력의 손실을 유발할 뿐만 아니라 오동작을 일으킬 가능성이 있다. 따라서 본 논문에서는 기존의 EST에서 스냅-백 특성의 제거와 저지 전압의 향상을 위해 트랜치 전극을 가지는 새로운 구조를 제안하고 게이트 전극과 캐소드 전극의 트랜치 화에 따른 특성 변화 양상을 살펴보기 위해 게이트 전극만 트랜치로 구성한 경우와 캐소드 전극만 트랜치로 구성한 경우를 시뮬레이션을 통해 해석하였다. 그 결과 기존의 EST에서 게이트 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.1 V의 애노드 전압과 91 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 800 V로 기존의 257에 비해 월등한 전기적 특성 향상을 가져왔다. 그러나 기존의 EST에서 캐소드 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.72 V의 애노드 전압과 25 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 613 V로 스냅-백 특성은 향상되었으나 저지 전압은 기존의 EST 보다 감소하였다. 결국 기존의 EST에서 게이트 전극만을 트랜치 전극 형태로 구성한 경우에 가장 탁월한 전기적 특성을 갖는 것으로 나타났다.

• 문화기술의 융합
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• 제7권1호
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• pp.558-563
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• 2021

양자점 셀룰라 오토마타(Quantum-Dot Cellular Automata)는 기존의 CMOS 회로의 물리적 크기 한계를 극복하여 효율적인 회로 설계가 가능할 뿐만 아니라 에너지 효율이 우수한 특징 때문에 많은 연구 단체에서 주목받고 있는 차세대 나노 회로 설계기술이다. 본 논문에서는 QCA를 이용하여 기존 디지털 회로 중 하나인 T 플립플롭 회로를 제안한다. 기존에 제안되었던 T 플립플롭들은 다수결게이트를 기반으로 설계되었기 때문에 회로가 복잡하며 지연시간이 길다. 따라서 다수결게이트를 최소화시키며, 셀 간 상호작용을 이용한 XOR 게이트 기반의 T 플립플롭을 설계함으로써 회로의 복잡도를 줄이고, 지연시간을 최소화한다. 제안하는 회로는 QCADesigner를 사용하여 시뮬레이션을 진행하며, 기존에 제안된 회로들과 성능을 비교 및 분석한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.514-516
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• 2007

본 연구에서는 Sentaurus를 이용하여 FinFET를 구현 하고자 한다. 소자의 성능 향상과 누설 전류의 최소화를 지속하기 위해, 반도체 제조자들은 10nm 이하의 소자에 적용될수 있는 새로운 트랜지스터 구조를 연구 하기 시작했다. 가능성 있는 것 중의 하나인 FinFET가 몇년 전 California-Berkeley 대학에서 발표했는데, 상어 등지느러미 같이 생긴 높고 얇은 채널 모양을 이용하는 소자이다. 이러한 설계에서는 지느러미의 한면에 하나씩 두 개의 게이트가 사용되어 소자의 전환을 쉽게 해준다. FinFET는 이러한 구조 때문에 이중 게이트 MOSFET이 라고 불린다. CMOS소자는 수평 적으로 구성되지만, FinFET는 수직으로 구성되기 때문에 이러한 접근은 혁신적이다. 하지만 다른 이중게이트 구조와 달리, FinFET는 표준 CMOS공정에서 크게 벗어나지 않는다. 본 연구에서는 Sentaurus 시뮬레이션 프로그램을 이용하여 FinFET를 구현하고자 한다.

• 전력전자학회논문지
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• 제8권4호
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• pp.313-320
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• 2003

본 논문에서는 부가적인 회로의 추가 없이 IPM 내부 IGBT의 게이트 저항을 시스템에 최적화된 값으로 선정하여 dv/dt 및 di/dt를 감소시키고 이로 인한 전도 EMI 노이즈를 저감하여 엘리베이터 시스템에 최적화된 전련변환장치를 설계한다. 주문형 IPM을 엘리베이터용 인버터 시스템에 최적화하기 위하여 시스템에 적용될 전력변환장치의 게이트 저항에 따른 Spike 전압 및 전동기 서지전압, 스위칭 손실에 따른 IPM 케이스와 방열판의 온도 변화등을 시뮬레이션 및 계측한다. 결과적으로 IPM의 게이트 저항을 시스템에서 요구하는 수명에 따라 최적화하여 전도되는 EMI 노이즈가 특정 주파수 대역에서 약 5∼10 [dB$\mu$Vl 저감됨을 확인할 수 있다.