• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.307-310
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• 2001

본 논문에서는 광대역 무선가입자망(BWLL)의 핵심부품인 기지국용 모뎀의 상향링크 수신기의 설계 및 구현에 관하여 연구하였다. 수신기는 정합필터와 디지털 다운 컨버터, 그리고 동기회로로 구성되어 있다. 동기회로의 경우 심벌 타이밍 복구를 위하여 가드너 알고리즘을 사용하였고 반송파 주파수 복구를 위하여 4승법을 사용하였으며 반송파 위상 복구는 DD알고리즘을 사용하였다. 성능 분석을 위하여 제안된 알고리즘에 대한 시뮬레이션 결과와 VHDL로 코딩되어 FPGA에 구현된 실제회로의 결과를 비교, 분석하였다. 실험에 사용된 칩은 Alter사의 APEX20KE 시리즈의 60만 게이트 칩이다. 성능분석 결과 주파수 옵셋이 심벌율의 4.7% 까지 동기기가 잘 동작 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.498-501
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• 2002

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.230-231
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• 2016

무선통신기술의 발달과 전자장치의 고도화된 집적화로 인해 수많은 사물이 인터넷에 연결되는 사물인터넷 시대가 열렸다. 사물인터넷이 적용되는 다양한 장치들은 제한된 전원과 통신 성능을 가지므로 각 장치와 인터넷의 연결을 위한 효율적인 데이터 전달이 필요하다. 본 논문에서는 사물인터넷 게이트웨이와 다중 홉 통신을 수행하는 환경에서 각 장치의 64bit의 IPv6 주소를 작은 크기의 ID로 축약하여 통신의 효율성을 향상시켰다. 시뮬레이션을 통해 성능평가를 수행하였으며, 헤더 부하를 96.5% 감소시키고 전송 성공률이 24.3% 향상됨을 확인하였다.

• 한국통신학회논문지
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• 제33권2A호
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• pp.174-182
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• 2008

본 논문에서는 UHF대역에서 EPC C1 Gen2 규격을 지원하는 RFID 시스템에 대해, 무선 채널환경에 의한 성능저하를 극복하기 위한 채널부호 적용 방법 및 이를 지원하는 개선된 태그 구조를 제안한다. 리더는 무선채널 환경의 영향을 지속적으로 모니터링하고, 통화품질이 기준 이하로 나빠졌을 때에만 채널 부호를 적용하도록 효율적으로 설계되었다. 기존의 태그에 비하여 무시하여도 좋을 만큼의 게이트 수 증가만으로도 채널부호 기능을 수행할 수 있음을 확인하였다. 컴퓨터 시뮬레이션을 통해, 채널부호방식이 적용되지 않은 기존의 태그신호 수신 성능과 다양한 채널부호 방식이 적용된 태그신호 수신 성능을 비교 분석하였고, 뚜렷한 성능 개선이 있음을 확인하였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제57차 동계학술대회논문집 26권1호
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• pp.13-16
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• 2018

본 논문에서는 무선 센서 네트워크 환경에서 신뢰성 있는 데이터 패킷 전송을 위한 효율적인 스케줄링 기법을 제안한다. 무선 네트워크는 수천 개의 센서노드, 게이트웨이, 그리고 소프트웨어로 구성된다. 큐러닝(Q-learning)을 기반으로 한 스케줄링 기법은 동적인 무선센서 네트워크 환경의 실시간 및 비실시간적인 데이터에 대한 사전 지식을 필요로 하지 않는다. 따라서 최종 결과 값을 도출하기 전에 스케줄링 정책을 구할 수 있다. 제안하는 기법은 데이터 패킷의 종류, 처리시간, 그리고 대기시간을 고려한 기법으로 신뢰성 있는 데이터 패킷의 전송을 보장하고, 전체 데이터 패킷에 공정성을 부여한다. 본 논문에서는 시뮬레이션을 통해 기존의 FIFO 알고리즘과 비교하여 제안하는 스케줄링 기법이 전체 데이터 패킷에 대한 공정성 및 신뢰성 측면에서 우수함을 증명하였다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.85-92
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• 2004

본 논문에서는 IEEE 1149.1 표준인 JTAG 기반 테스트 성능향상을 위한 Preceding instruction decoding module(PIDM)을 제안하였다. PIDM은 test access port(TAP) 명령어 디코딩과정을 TAP 제어회로(TAP-controller) 이전에 수행하여 클럭회수를 최소화하였으며 테스트 타겟 안에서 test mode select(TMS) 같은 신호를 생성할 수 있게끔 설계되었다. CORDIC 프로세서의 테스트 시뮬레이션 결과 PIDM은 non-PIDM에 비해 15% 정도의 성능향상을 나타내었으며 TAP 제어회로의 게이트 수는 기존에 비해 48% 이상 감소하였다.

• 한국통신학회논문지
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• 제15권3호
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• pp.197-212
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• 1990

빠른 설계 시간 및 재 설계 가능성 부여 등에 주안점을 두어 고성능의 단일 칩 16-bit data path를 설계하였다. 원칙적인 설계 방법의 체계적인 연구를 위하여 module화의 개념을 근간으로한 설계방법을 도입하였으며, 이에 따라 각 내부블럭이 bus에 연결되어 독립적으로 동작하는 subsystem이 되도록 이를 결합하여 전체 시스템의 설계를 완성하였다. 시스템은 data path이다. Data path는 16-bit의 데이터를 처리하는 부분으로 ALU(Arithmetic Logic Unit), register file, barrel shifter 및 bus 회로로 구성된다. 이 회로에서의 게이트의 폭과 길이는 spice2를 사용하여서 결정하였다. 회로 시뮬레이션의 결과는 기대하였던 회로 특성과 잘 일치하였다.

• 한국정보통신학회논문지
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• 제7권7호
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• pp.1369-1373
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• 2003

전력증폭기의 비선형성에 의해 채널간의 상호 변조 왜곡성분이 주로 발생하는 CDMA 시스템에서는 선형 전력증폭기가 요구된다. 본 논문에서는 평형 MESFET 전치왜곡 선형화기가 추가된 형태의 선형 전력증폭기를 통한 선형화 방법을 제안하였다. 제안된 선형화기는 한국 PCS주파수 대역에서 G1㏈가 12.1㏈이고 P1㏈가 30㏈m인 A급 전력증폭기에 연결하여 시뮬레이션 하였다. 종단전력증폭기에 1850MHz와 1851.23MHz의 2-tone 신호를 인가한 결과 3차 혼변조가 약 22㏈ 개선되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1406-1407
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• 2006

본 논문에서는 기존의 250V급 트렌치 전극형 파워 MOSFET을 구조적으로 개선하여, 600V 이상의 순방향 항복 전압을 갖는 파워 MOSFET을 설계 하였다. 본 논문에서 제안한 구조로 기존의 250V급 트렌치 전극형 파워 MOSFET에 비하여 더욱 높은 순방향 항복 전압을 얻었다. 또한, 기존의 LDMOS 구조로 500V 이상의 항복 전압을 얻기 위해서 $100{\mu}m$ 이상의 크기를 필요로 했던 반면에, 본 논문에서 제안한 소자의 크기(vertical 크기)는 $50{\mu}m$로서, 소자의 소형화 및 고효율화 측면에서 더욱 우수한 특성을 얻었다. 본 논문은 2-D 공정시뮬레이터 및 소자 시뮬레이터를 바탕으로, 트렌치 옥사이드의 두께 및 폭, 에피층의 두께 변화 등의 설계변수와 이온주입 도즈 및 열처리 시간에 따른 공정변수에 대한 시뮬레이션을 수행하여, 본 논문에서 제안한 구조가 타당함을 입증하였다.

• 정보학연구
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• 제3권3호
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• pp.57-65
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• 2000

본 논문에서는 내장된 SDRAM 에 대한 기능 및 AC 변수를 테스트하는 BIST 회로의 알고리듬 및 회로 구현을 기술하였다 제안된 BIST 회로를 사용하여 내장된 SDRAM 의 고장난 비트 셀의 어드레스 위치를 출력시킴으로써 Redundancy 회로 사용에 관한 정좌를 제공하도록 설계하였다. 또 실지 동작 주파수에서의 내장된 SDRAM 의 AC 변수에 대한 테스트를 수행하여 메모리의 오동작이 발생된 경우 어떤 AC 변수가 설계 사양을 벗어나는지를 출력하도록 구현하였다. $0.25\mu\textrm{m}$ 셀 라이브러리를 이용하여 회로 합성하는 경우 전체 게이트 수는 약 4,500 개 정도이고, Verilog 레지스터 전송 언어를 사용하여 설계 및 시뮬레이션을 통하여 검증하였다. 하나의 AC 변수에 대해서 2Y-March 14N 알고리듬으로 테스트하는 경우 100Mhz 동작 주파수에서 테스트 시간은 200ms 정도이다.