• 한국사이버테러정보전학회:학술대회논문집
• /
• 한국사이버테러정보전학회 2004년도 제1회 춘계학술발표대회
• /
• pp.289-293
• /
• 2004

본 논문에서는 무선 인터넷 환경에서 CHAP 인증 기법을 이용한 로밍 서비스 지원방법을 기술한다. 이를 위해 특별히 GPRS 망으로 이동한 이동 ISP 망 가입자가 자신의 홈 ISP 망을 접속하여 인증을 받기 위한 기법을 제시한다. 또 이동 ISP 망 가입자의 단말에서 정의되어야 할 인증 메시지 구조와 GPRS 망 게이트웨이에서 구현 될 메시지 구조를 제시한다. 아울러 GGSN과 ISP 망간의 인증 메시지 구조를 정의하며 이들 제안된 내용에 대해 시험 환경 구축을 통해 실제 시뮬레이션 결과를 보였다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 1999년도 전력전자학술대회 논문집
• /
• pp.214-217
• /
• 1999

IGBT 소자는 고전류 밀도의 특성을 지니면서 구동전력이 작기 때문에 500V 이상의 고전압 응용에서 널리 이용되고 있다. 본 논문에서는 기존의 IGBT 소자의 구동회로가 갖는 기본기능 이외에 소자에 대한 보호기능과 소자의 동작 상태를 감지하기 위한 모니터링 기능을 갖는 지능형 구동회로에 대해 제안한다. 제안된 회로는 소자에 비정상적인 큰 전류가 흐를 경우 논리회로에 의해 게이트 구동전압을 일정시간 즉시 차단하여 소자를 과전류와 과열로부터 보호하고, 소자의 동작 상태가 정상인지 차단 상태인지 감지할 수 있다. 언급한 기능을 가진 구동회로가 제시되며, 제안된 회로의 동작은 Pspice를 이용한 시뮬레이션 및 실험을 통해 확인된다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2010년도 하계학술대회 논문집
• /
• pp.75-76
• /
• 2010

MOSFET 스위칭 소자를 사용하여 하프 브릿지 인버터를 구성하였고 게이트파형과 인덕터, 커패시터의 공진, Preheat 동작을 PSIM으로 구현하였다. LC 공진으로 통해 절연이 파괴되어 램프가 켜지고 Preheat 로 램프 전극 양단에 병렬로 연결되는 LC공진콘덴서 의해 예열되어 불필요한 전력소모를 줄이고 나타내었다. 램프가 켜지는 순간부터 가변저항을 이용하여 램프의 밝기를 조절 할 수 있게 구상하였으며 그 결과를 PSIM으로 시뮬레이션 하였다.

• EDISON SW 활용 경진대회 논문집
• /
• 제2회(2013년)
• /
• pp.217-220
• /
• 2013

기존 플래시 메모리의 물리적 한계를 극복하여 저전압, 저전력 비휘발성 메모리 소자를 얻기 위해서는 터널링 장벽 제어가 필수적이며, 저유전체와 고유전체를 적층한 VARIOT 구조는 터널링 장벽 제어에 매우 효과적이다. 우리는 비평형 그린함수 방법을 이용하여 전자 수송을 계산함으로써, VARIOT 구조가 기존의 단일 유전층 구조에 비해 비휘발성 메모리 관점에서 얼마나 향상되었는지를 분석하고, 터널링 장벽 제어에 있어 고유전체가 가져야 할 가장 유리한 조건을 찾아내었다. 또한 유효질량이 에너지 장벽(유전층)의 전계 민감도와 거의 무관함을 보임으로서 시뮬레이션 결과가 합리적임을 증명하였다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2015년도 전력전자학술대회 논문집
• /
• pp.309-310
• /
• 2015

본 논문에서는 SiC FET를 이용한 80kW 3상 PWM 인버터의 특성에 대해 다룬다. 기존 IGBT 인버터와 SiC FET 인버터의 게이트 특성, 각 부 손실, 시스템 효율 등을 시뮬레이션 및 실험하여 비교 분석한다.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.1-7
• /
• 2006

이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
• /
• pp.107-107
• /
• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• 한국항해항만학회:학술대회논문집
• /
• 한국항해항만학회 2007년도 추계학술대회 및 제23회 정기총회
• /
• pp.309-310
• /
• 2007

컨테이너터미널의 Gate는 컨테이너의 출입구를 의미하는 것 외에 컨테이너 정보의 최초 입력점이라는 중요한 의미를 가지고 있다. 따라서 컨테이너 정보의 정확한 습득을 위해 다양한 컨테이너 변호 인식방법이 사용되고 있으며, 이러한 적용방법에 따라 Gate의 생산성에도 많은 차이가 발생하고 있다. 최근, 정부의 u-IT사업추진에 따라 적용되기 시작한 RFID를 이용한 Gate자동화 방식은 기존시스템에 대한 새로운 접근을 요구하게 되었다. RFID를 이용함에 따라 각 시스템의 단점을 보완하는 정성적 이점과 더불어 정량적 생산성 향상이라는 기대치도 높아지게 되었다. 따라서 본 연구에서는 RFID를 이용한 Gate 자동화 시스템과 기존의 Gate시스템과의 생산성 차이를 시뮬레이션을 통해 검증함으로써 RFID 방식의 Gate를 고려하고 있는 컨테이너터미널에 관련된 정보를 제공하고자 하였다.

• 한국시뮬레이션학회논문지
• /
• 제17권2호
• /
• pp.13-19
• /
• 2008

본 연구에서는 드레인 부근의 채널 영역에서 접합 전계를 줄이는 Buffered deposition 구조의 소자를 제안하였다. Buffered deposition 구조의 소자 제작은 첫 번째 게이트를 식각한 후에 NM1(N-type Minor1) 이온주입을 하고 다시 HLD막과 질화막을 덮어 식각하여 제작하였다. 이러한 Buffered deposition 구조는 전계를 줄이기 위한 버퍼층으로 되어 있으며 Buffered deposition 소자의 여러 가지 구조의 Hot carrier 수명을 비교하였으며 열화 특성도 분석하여 10년간의 Hot carrier 수명을 만족함을 증명하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 춘계종합학술대회
• /
• pp.321-324
• /
• 2001

MOSFET는 전력감소, 도핑농도 증가, 캐리어 속도 증가를 위해서 많은 변화를 가져왔다. 이러한 변화를 받아들이기 위해서, 채널의 길이와 공급전압이 감소해야만했으며, 그것으로 인해 소자가 더욱 작아지게 되었다. 본 논문에서는 이러한 변화를 두 가지의 시뮬레이터를 사용하여 비교 분석하였다. 사용되어진 시뮬레이터는 Micro-Tec과 ISE-TCAD이며, 본 논문에서 LDD(lightly-doped drain) MOSFET에 관하여 시뮬레이션 하였다. 게이트 길이는 180nm를 기준으로 MOSFET의 특성과 전계를 비교 분석하였다.