• 대한전기학회논문지:시스템및제어부문D
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• 제50권1호
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• pp.45-50
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• 2001

With increasing complexity of digital logic circuits, fast and accurate verification of functional behaviour becomes most critical bottleneck in meeting time-to-market requirement. This paper presents several techniques for accelerating a cycle-based logic simulation. The acceleration techniques include parallel pattern logic evaluation, circuit size reduction, and the partition of feedback loops in sequential circuits. Among all, the circuit size reduction plays a critical role in maximizing logic simulation speedup by reducing 50% of entire circuit nodes on the average. These techniques are incorporated into a levelized table-driven logic simulation system rather than a compiled-code simulation algorithm. Finally, experimental results are given to demonstrate the effectiveness of the proposed acceleration techniques. Experimental results show more than 27 times performance improvement over single pattern levelized logic simulation.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2024년도 제69차 동계학술대회논문집 32권1호
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• pp.311-312
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• 2024

본 논문에서는 대규모 LoRaWAN 환경에서 무선 통신을 통한 단말기와 게이트웨이 간에 패킷의 송수신에 있어 시간 및 소비전력의 특성의 도출이 가능한 시뮬레이터인 LoRaEnergySim에서 LBT 방식의 미디어 접근 제어 방식을 지원하도록 개선하여 국내 TTA 표준에 따른 시뮬레이션이 가능하도록 한다. 이를 위해 LoRaEnergySim 프레임워크 노드의 상태 전환 모델에 LBT 상태를 추가하고 에너지 프로파일에 LBT 상태에서 소비되는 에너지 항목을 추가한다. 개선된 LoRaEnergySim 시뮬레이션의 기능을 검증하기 위해 임의의 패킷에 대해 상태 전환 모델에 따라 하나의 상태에서 소비되는 전력과 다음 상태로 전이되기까지 소요되는 시간을 도식화 할 수 있는 부가 모듈을 구현한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 추계학술대회
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• pp.105-106
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• 2017

본 논문은 10kW급 태양광 3 레벨 NPC 인버터 설계에 대해 서술하였다. 3 레벨 인버터는 2 레벨 인버터보다 정격 전압과 출력전류의 고조파 감소가 가능하기 때문에 효율이 높다는 장점이 있다. 설계된 태양광 3 레벨 인버터는 제어보드, 게이트보드, 3 레벨 IGBT 등으로 구성된다. 게이트 드라이버 보드는 소자들의 최소 절연거리와 신호전달의 용이성을 고려하여 설계되었다. 3 레벨 NPC 인버터의 동작을 PSIM을 통해 시뮬레이션 하였으며, 실험을 통하여 제작된 태양광 3 레벨 인버터가 실제 조건에서도 정상적으로 동작함을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제27권11호
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• pp.932-939
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• 2000

본 논문은 정적 CMOS 회로의 단락 전류로 인한 전력소모와 게이트의 전달 지연시간을 구하기 위한 간단한 방법을 제시한다. 단락전류식은 게이트와 드레인 사이에 존재하는 커플링 커패시턴스의 영사한 후 모형화한 전류 수식을 기반으로 CMOS 회로의 지연 시간을 예측하기 위한 거시모형과 수식들을 제안하였다. 제안된 방법은 시뮬레이션을 통하여 현재의 기술 동향 특성인 신호 천이시간과 부하 커패시턴스가 감소하는 경우에 대해 이전의 연구보다 더욱 정확하고 신속히 예측할 수 있음을 보였다. 또한 제안된 거시 모형은 전류식이 변할지라도 전력소모와 타이밍 수준에서의 지연시간을 계산하는데 쉽게 적용이 가능하다.

• 대한전자공학회논문지
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• 제19권1호
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• pp.14-19
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• 1982

알루미늄 게이트 PMOS집적회로 제작기법을 이용하여 차동증폭기를 설계, 제작하였다. 증가형 MOSFET 만으로 회로를 구성하였으며, 각 트랜지스터의 크기는 시뮬레이션 프로그램 MSINC를 이용하여 결정하였다. 제작된 집적회로를 +15v와 -l5V의 전원으로 동작시켰을때 DC전압이득은 42dB, 동상신호제법비(CMRR)는 50dB, 전력소모는 20mW이었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.275-278
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• 2002

MOSFET의 게이트 길이가 50nm이하로 작아지면 소자를 설계함에 있어 고려해야 하는 많은 문제점들이 존재하게 된다. 본 논문에서는 MOSFET 소자에 대한 문턱 전압 특성을 조사하였다. 소자에 대한 스케일링은 generalized scaling을 사용하였고 게이트 길이 100nm에서 30nm까지 시뮬레이션 하였다. 이때 나노 구조 MOSFET에 대한 스케일링의 한계를 볼 수 있었다. 문턱 전압을 구하는 방법으로는 선형 추출 방법을 사용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 춘계학술대회 논문집 에너지변화시스템부문
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• pp.143-145
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• 2009

본 논문에서는 AC-AC 직접 변환 방식인 매트릭스 컨버터의 진압 변조 방법 중 하나인 $V_{max}-V_{mid}$ PWM 변조 방법을 간략화한 Simple $V_{max}-V_{mid}$ 전압 변조 방법에 대해 소개한다. $V_{max}-V_{mid}$ 전압 변조 방법은 실행 전에 입력전압 위상각$(\theta_E)$을 판별하는 PLL(Phase Looked Loop)과정을 거친 후, 얻은 위상 정보를 사용하석 게이트 신호를 만들어 낸다. 하지만 PLL의 사용이 연산 시간의 딜레이를 발생시키고, 처리과정을 복잡하게 만드는 단점으로, PLL과정을 생략하여 입력 전압의 크기 정보만으로 섹터를 판별하고 게이트 신호를 발생시켜 스위치를 조작하는 변조 방범을 사용하였다. 이로 인해 연산시간의 단축과 처리 과정의 축소 등의 이점을 취하고, 이를 시뮬레이션으로 검증한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.15-17
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• 2018

본 논문은 DFIG기반의 가변속 양수발전소의 조속기, 터빈-수압관(penstock), 발전기/컨버터 및 시스템 제어기를 모델링하였으며, 발전기/컨버터 모델은 하나의 전류원과 임피던스로 등가화 되었다. 최적 운전 조건을 위한 터빈의 속도와 게이트 위치 지령치는 시스템 제어기를 통해서 얻을 수 있으며, 계통 전력의 지령치를 통해서 발전기/컨버터 모델의 전류 지령치를 만들며. 터빈 회전속도와 게이트 위치는 DFIG의 속도와 지령 속도의 비교를 통해 출력된다. 시뮬레이션 모델링을 통해 전력의 지령치 변화에 따라 계통의 전력과 터빈의 응답성을 확인하였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.284-287
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• 2017

본 연구에서는 3차원 소자 시뮬레이션을 통하여 단일 게이트 피드백 전계효과 트랜지스터의 전기적 특성과 채널 길이에 따른 메모리 윈도우 특성 변화를 확인하였다. 소자의 채널 길이는 50 nm에서 100 nm까지 변화시켜가며 시뮬레이션을 수행하였다. 시뮬레이션 결과 0에 가까운 문턱전압이하 기울기(< 1 mV/dec)와 ${\sim}1.27{\times}10^{10}$의 $I_{on}/I_{off}$ 비율을 얻었다. 또한 메모리 윈도우를 확인한 결과 채널 길이 50 nm의 소자는 0.31 V의 메모리 윈도우가 생성되었으나 채널 길이 100 nm의 소자는 메모리 윈도우가 생성되지 않았다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.789-794
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• 2017

본 논문에서는 무접합 원통형 MOSFET의 해석학적 전위분포를 이용하여 문턱전압이하 전류모델을 제시하고 이를 이용하여 문턱전압이동을 해석하였다. 무접합 원통형 MOSFET는 채널을 게이트 단자가 감싸고 있기 때문에 캐리어 흐름을 제어하는 게이트 단자의 능력이 매우 우수하다. 본 연구에서는 쌍곡선 전위분포모델을 이용하여 포아송방정식을 풀고 이 때 얻어진 중심 전위분포를 이용하여 문턱전압이하 전류 모델을 제시하였다. 제시된 전류모델을 이용하여 $0.1{\mu}A$의 전류가 흐를 때 게이트 전압을 문턱전압으로 정의하고 2차원 시뮬레이션 값과 비교하였다. 비교결과 잘 일치하였으므로 이 전류모델을 이용하여 채널크기 및 도핑농도에 따라 문턱전압이동을 고찰하였다. 결과적으로 채널 반지름이 증가할수록 문턱전압이동은 매우 크게 나타났으며 산화막 두께가 증가할 경우도 문턱전압이동은 증가하였다. 채널 도핑농도에 따라 문턱전압을 관찰한 결과, 소스/드레인과 채널 간 도핑농도의 차이가 클수록 문턱전압은 크게 증가하는 것을 관찰하였다.