• Journal of the Korea Society for Simulation
• /
• v.25 no.3
• /
• pp.1-14
• /
• 2016

This paper proposes four general wireless gateway types, which are distinguished by their own processing ways to connect between a wireless sub-network of things and the mobile internet that links mobile network to internet step by step. In this paper, we also design general processing procedures of these four types using the state transition model. Gateways of each types were developed on the basis of the resulted state transition models and their performances were evaluated through several tests, analyzed, and compared each other. As the results of our evaluation, compared with the other types, the type, which combines both of a low-power Sleep-interrupt way and polling ways for receiving data or responses in all the waiting states of a gateway, shows the best performance in all of data transmission real-timeliness, data loss and energy consumption.

• The KIPS Transactions:PartA
• /
• v.11A no.1
• /
• pp.1-10
• /
• 2004

A cellular array parallel multiplier with parallel-inputs and parallel-outputs for performing the multiplication of two polynomials in the finite fields GF$(2^m)$ is presented in this paper. The presented cellular way parallel multiplier consists of three operation parts: the multiplicative operation part (MULOP), the irreducible polynomial operation part (IPOP), and the modular operation part (MODOP). The MULOP and the MODOP are composed if the basic cells which are designed with AND Bates and XOR Bates. The IPOP is constructed by XOR gates and D flip-flops. This multiplier is simulated by clock period l${\mu}\textrm{s}$ using PSpice. The proposed multiplier is designed by 24 AND gates, 32 XOR gates and 4 D flip-flops when degree m is 4. In case of using AOP irreducible polynomial, this multiplier requires 24 AND gates and XOR fates respectively. and not use D flip-flop. The operating time of MULOP in the presented multiplier requires one unit time(clock time), and the operating time of MODOP using IPOP requires m unit times(clock times). Therefore total operating time is m+1 unit times(clock times). The cellular array parallel multiplier is simple and regular for the wire routing and have the properties of concurrency and modularity. Also, it is expansible for the multiplication of two polynomials in the finite fields with very large m.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.30 no.7B
• /
• pp.489-498
• /
• 2005

A Denial of Sewice (DoS) attack attempts to prevent legitimate users of a sewice from being adequately served by monopolizing networks resources and, eventually, resulting in network or system congestion. This paper proposes a Minority First (MF) gateway, which is capable of guaranteeing the Quality of Service (QoS) of legitimate service traffic under DoS situations. A MF gateway can rapidly determine whether an aggregated flow is a congestion-inducer and can protect the QoS of legitimate traffic by providing high priority service to the legitimate as aggregate flows, and localize network congestion only upon attack traffic by providing low priority to aggregate flows regarded as congestion-inducer. We verify through simulation that the suggested mechanism possesses excellence in that it guarantees the QoS of legitimate traffic not only under a regular DoS occurrence, but also under a Distributed DoS (DDoS) attack which brings about multiple concurrent occurrences of network congestion.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2013.02a
• /
• pp.626-626
• /
• 2013

P-N 접합에 의해 절연된 게이트를 통해 전류 통로를 제어하는 접합형 전계효과 트랜지스터(Junction Field Effect Transistors; JFETs)는, 입력 임피던스가 크고, 온도에 덜 민감하며, 제조가 간편하여 집적회로(IC) 제조가 용이하고, 동작의 해석이 단순하다는 장점을 가지고 있다. 특히 JFET는 선형적인 전류의 증폭 특성을 가지고 있으며, 잡음이작기 때문에, 감도가 우수한 음향 센서의 증폭회로, 선형성이 우수한 증폭회로, 입력 계측 증폭 회로 등에 주로 사용되고 있다. 기존에 사용되는 JFET 소자는 구조와 제조 공정에 따라서, 컷 오프 전압($V_{cut-off}$)과 드레인-소스 포화 전류($I_{DSS}$)의 변화가 심하게 발생하여, 소자의 전기적 특성 제어가 어렵고, 소자의 수율이 낮다는 문제점이 있다. 본 연구에서는 TCAD 시뮬레이션을 통해 게이트 전압에 의해 채널이 형성되는 채널 층의 상하부에 각각 $Si_xGe_{1-x}$로 이루어진 상부 및 하부 확산 저지층을 삽입한 JFET 소자 형성하여, 게이트 접합부의 접합 영역 확산을 저지하고, 상기 게이트 접합부가 계면에서 날카로운 농도 구배를 갖도록 함으로써, 공정 변화에 따른 전기적 특성의 편차가 작아지는 JFET 소자 구조를 만들어 전기적 특성을 개선하였다. JFET은 채널층에 삽입된 $Si_xGe_{1-x}$ 층의 두께, Ge 함유량 및 n채널층의 두께를 변화하였을 때, off 상태의 게이트-소스 전압이 감소한 반면에 드레인-소스 포화 전류($I_{DSS}$)와 컨덕턴스(gm) 값이 증가하였다. 삽입된 $Si_xGe_{1-x}$층이 Boron이 밖으로 확산되는 현상이 감소하여 채널이 좁아지는 현상을 막아 소자의 전기적 특성을 개선함으로써 제조공정의 변화에 관계없이 컷오프 전압을 정확하고 안정되게 제어할 수 있고 이를 통해 소자의 수율을 높일 수 있을 것으로 기대된다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.46 no.4
• /
• pp.10-14
• /
• 2009

We propose a trapezoidal gate AlGaN/GaN high electron mobility transistor(HEMT) to improve the breakdown voltage characteristics and its feasibility is investigated by two-dimensional device simulations. The use of a trapezoidal gate structure appears to be quite effective in dispersing the electric fields concentrated near the gate edge on the drain side from the simulation result. We find that a peak value of the electric field along the 2-DEG channel is reduced by 30%, from 4.8 to 3.5 MV/cm and thereby, the breakdown voltage(Vbr) of the proposed AlGaN/GaN HEMT is increased by about 40%, from 49 to 69 V, compared to those of the standard AlGaN/GaN HEMT.

• Journal of IKEEE
• /
• v.22 no.2
• /
• pp.488-490
• /
• 2018

In this study, we propose newly designed feedback field-effect transistors that utilize the positive feedback of charge carriers in single-gated silicon channels to achieve steep switching behaviors. The band diagram, I-V characterisitcs, subthreshold swing, and on/off current ratio are analyzed using a commercial device simulator. To demonstrate the changing characteristics of hysteresis, one of the important features of the feedback field effect transistor, we simulated changing the gate insulating material and the gate metal electrode. The fluctuation in the characteristics changed the $V_{TH}$ of the hysteresis and showed a decrease in width of the hysteresis.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2003.11a
• /
• pp.172-175
• /
• 2003

새로운 전력 반도체 소자로 주목받고 있는 MOS 구동 사이리스터 중 대 전력용으로 사용되는 EST는 높은 전류 밀도에서 게이트에 의한 전류 조절이 가능할 뿐만 아니라 다른 MOS 구동 사이리스터 소자와는 달리 전류 포화 특성을 지녀 차세대 전력 반도체로 각광 받고 있는 소자이다. 하지만 소자의 동작 시에 스냅-백 특성을 지녀 전력의 손실을 유발할 뿐만 아니라 오동작을 일으킬 가능성이 있다. 따라서 본 논문에서는 기존의 EST에서 스냅-백 특성의 제거와 저지 전압의 향상을 위해 트랜치 전극을 가지는 새로운 구조를 제안하고 게이트 전극과 캐소드 전극의 트랜치 화에 따른 특성 변화 양상을 살펴보기 위해 게이트 전극만 트랜치로 구성한 경우와 캐소드 전극만 트랜치로 구성한 경우를 시뮬레이션을 통해 해석하였다. 그 결과 기존의 EST에서 게이트 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.1 V의 애노드 전압과 91 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 800 V로 기존의 257에 비해 월등한 전기적 특성 향상을 가져왔다. 그러나 기존의 EST에서 캐소드 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.72 V의 애노드 전압과 25 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 613 V로 스냅-백 특성은 향상되었으나 저지 전압은 기존의 EST 보다 감소하였다. 결국 기존의 EST에서 게이트 전극만을 트랜치 전극 형태로 구성한 경우에 가장 탁월한 전기적 특성을 갖는 것으로 나타났다.

• The Journal of the Convergence on Culture Technology
• /
• v.7 no.1
• /
• pp.558-563
• /
• 2021

Quantum-Dot Cellular Automata is a next-generation nanocircular design technology that is drawing attention from many research organizations not only because it is possible to design efficient circuits by overcoming the physical size limitations of existing CMOS circuits, but also because of its energy-efficient features. In this paper, one of the existing digital circuits, T flip-flop circuit, is proposed using QCA. The previously proposed T flip-flops are designed based on the majority gate, so the circuits are complex and have long delays. Therefore, the design of the XOR gate-based T flip-flop using cell interaction reduces circuit complexity and minimizes latency. The proposed circuit is simulated using QCADesigner, and the performance is compared and analyzed with the existing proposed circuits.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2007.06a
• /
• pp.514-516
• /
• 2007

본 연구에서는 Sentaurus를 이용하여 FinFET를 구현 하고자 한다. 소자의 성능 향상과 누설 전류의 최소화를 지속하기 위해, 반도체 제조자들은 10nm 이하의 소자에 적용될수 있는 새로운 트랜지스터 구조를 연구 하기 시작했다. 가능성 있는 것 중의 하나인 FinFET가 몇년 전 California-Berkeley 대학에서 발표했는데, 상어 등지느러미 같이 생긴 높고 얇은 채널 모양을 이용하는 소자이다. 이러한 설계에서는 지느러미의 한면에 하나씩 두 개의 게이트가 사용되어 소자의 전환을 쉽게 해준다. FinFET는 이러한 구조 때문에 이중 게이트 MOSFET이 라고 불린다. CMOS소자는 수평 적으로 구성되지만, FinFET는 수직으로 구성되기 때문에 이러한 접근은 혁신적이다. 하지만 다른 이중게이트 구조와 달리, FinFET는 표준 CMOS공정에서 크게 벗어나지 않는다. 본 연구에서는 Sentaurus 시뮬레이션 프로그램을 이용하여 FinFET를 구현하고자 한다.

• The Transactions of the Korean Institute of Power Electronics
• /
• v.8 no.4
• /
• pp.313-320
• /
• 2003

This paper deals with the optimal design of a elevator inverter system based on the customized IPM. The proposed method reduces dv/dt and di/dt, which resulted in the minimized conducted EMI noise without an additional circuitry. It only optimizes the value of gate resistor in the IGBT embedded in the IPM. In order to optimize the customized IPM to a elevator system, we simulated and measured the spike voltage and the motor surge voltage including the temperature variation due to the switching losses at the IPM case and heat-sink. As a result, thanks to the optimized value of the gate resister in the IPM, the conducted EMI noise is reduced approx. 5∼10 [dB$\mu$V] in a particular frequency domain.