본 연구는 사학연금에서 연기연금재도의 도입 필요성을 검토하고 특히 도입 시 적용할 가산율 설정 등 구체적인 도입방안을 제시하고자 하였다. 사학연금에서 연기연금제도는 수급자의 근로유인과 활동적 노년의 진작을 위해서 필요하다. 이는 또한 국민연금과 직역연금이 동조화되고 있는 현 추세와도 일치한다. 이 연구는 또한 국민연금의 연기연금제도를 참고하여 보험수리적 중립성에 입각한 공정가산율을 산출하였다. 이 방식에 따르면 사학연금 연기연금제도의 핵심제도인 공정가산율은 6.2%로 나타났다.
유한변형문제에서 변형구배텐서를 탄소성 성분으로 분해하기 위한 가산분해와 곱분해방법에 대해서 설명하고, 이 두 방법에서 파생되는 역학량들의 의미와 그 차이점을 보였다. 변형구배에 대한 기존의 곱분해와 가산분해로 얻어지는 변형속도구배는 가산적으로 표현되지 않으며, 소성변형속도구배는 탄성변형의 영향을 받고 있다. 본 연구에서는 공축소성 가정을 도입하고, 수정된 곱분해를 통하여 소성변형속도구배가 탄성변형에 영향을 받지 않는 가산적인 변형속도 구배를 얻었다.
가산성 주기정상성 잡음이 있을 때 zero forcing (ZF) 기반에서의 송수신단 동시 최적화를 고려한다. 주기정상성 잡음의 주기는 심볼 전송율의 역수라고 가정하고 자기 상관함수는 양의 정부호로 가정한다. 전송되는 데이터 수열은 광의의정상성(WSS: wide-sense stationary)을 가지는 유색 확률과정으로 모델링 하고 채널은 주파수 선택적 충격 응답을 가지는 선형 시불변 시스템으로 모델링 한다. ZF와 송신 전력 제약 아래 평균제곱오차 (MSE: mean square error)를 최소화하는 최적 송수신 파형을 유도하고 모의 실험 결과를 통해 수신파형만 최적화 한 경우와 가산성 주기정상성 잡음을 정상성 잡음으로 간주한 경우 보다 성능이 더 좋아짐을 보인다.
본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.
본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.
전통적인 2진 가산규칙은 올림수를 발생시키고 MSB까지 올림수 전달이 발생하므로 직렬가산을 수행한다. 따라서 2진 가산에서 올림수 전달은 광의 병렬성을 최대한으로 이용할 수가 없다. MSD 수체계를 사용한 평가산기는 전통적인 2진 가산에서 발생하는 연속적인 올림수 전달을 제한하도록 제안되었다. 그러나 MSD 수체계는 MSD의 3가지 디지트를 표현하기 위하여 3가지 다른 상태로 부호화해야 한다. 본 논문에서는 SS방법을 사용하여 2-비트 가산규칙에 근거한 광병렬 가산기의 구성을 제안한다.
본 연구의 목적은 옥수수와 대두박 배합사료에서의 직접법 또는 간접법으로 구한 조단백질 소화율을 비교하는 것과 조단백질 소화율의 가산성을 평가하는 것이다. 총 525수의 18일령 육계를 공시하여 체중을 기준으로 7개의 그룹으로 나눈 후, 6개의 처리구를 각 그룹에 난괴법으로 배치하였다. 기초사료(사료3)는 옥수수 65%와 대두박 28%를 포함하게 배합하였고, 사료1과 사료5는 옥수수와 대두박을 유일한 단백질의 공급원으로 하는 원료가 되게 배합하였다. 차이법을 사용하기 위하여 사료2와 사료4를 사료1과 사료5로부터 기초사료(사료3)를 옥수수와 대두박의 일부와 각각 대치시켜 배합하였다. 사료2는 옥수수 79%와 대두박 14%가 되게 배합하였고, 사료4는 옥수수 32.5%와 대두박 34%가 되도록 배합하였다. 가산성을 평가하기 위해, 사료2~4에서 측정한 값을 사료1과 사료5를 이용해 구한 옥수수와 대두박의 조단백질 소화율을 이용하여 계산한 예측값과 비교하였다. 직접법과 간접법으로 구한 소화율 값은 옥수수에서는 유의한 차이를 보이지 않았지만, 대두박에서는 직접법과 간접법 간의 유의한 차이를 보여주었다. 추가적으로 사료2와 사료3에서는 외관상 회장 소화율과 표준 회장 소화율 간에 유의적 차이를 보여 소화율의 가산성이 부족함을 보인 반면, 대두박의 조단백질 함량이 옥수수에 비해 더 높아 기초 내생 조단백질의 영향을 덜 받아서, 사료4의 외관상 및 표준 회장 조단백질 소화율 간의 유의적 차이가 나타나지 않았고, 소화율의 가산성을 만족함을 보여주었다. 본 실험을 통해 원료사료의 단백질 함량에 따른 소화율 값의 차이가 소화율 측정방법에 따라 다름을 확인되었으며, 이러한 결과는 육계 사료배합의 정밀성을 높이는데 이용될 수 있을 것으로 기대된다.
본 논문에서는 동일한 크기의 지수를 갖는 십진 부동소수점 오퍼랜드의 가산 및 감산연산을 빠르게 하기 위해, 두 개의 데이터 경로를 가지는 십진 부동소수점 가산기를 제안한다. 제안된 십진 부동소수점 가산기는 L. K. Wang의 오퍼랜드 정렬 계획을 사용하지만 오퍼랜드의 지수 크기가 같을 경우 정밀도를 보장하는 범위 내에서 속도 향상을 위해 고속의 데이터 경로를 통해 연산한다. 제안된 가산기의 성능 평가를 위해 Design Compiler에서 SMIC사의 $0.18{\mu}m$ CMOS 공정 테크놀로지 라이브러리를 이용하여 합성하였다. 합성 결과 면적은 L. K. Wang의 가산기와 비교하여 8.26% 증가하였지만 전체 임계경로의 지연시간이 10.54% 감소하였다. 또한 같은 크기의 지수를 가지는 오퍼랜드를 연산할 때는 임계경로보다 13.65% 단축된 경로에서 연산을 수행하는 것을 확인하였다. 제안한 십진 부동소수점 가산기 구조는 동일 크기의 지수를 가지는 오퍼랜드의 비중이 2% 이상일 때 L. K. Wang의 가산기 구조 대비 효용성이 높다.
모바일 임베디드 시스템에서는 성능이 우수하면서도 작은 칩 크기와 저 전력의 동작 조건이 요구된다. CORDIC 연산기는 초월 함수들을 효율적으로 계산하는 알고리즘으로, 특유의 하드웨어 간결성으로 인하여 모바일 임베디드 시스템에 매우 적합한 연산기이다. 하지만 CORDIC 알고리즘은 내부 연산의 반복 횟수에 따라 성능이 저하되는 문제점이 있다. CORDIC 연산기를 분석하면 가산기의 영향이 매우 크다는 것을 알 수 있다. 가산기의 알고리즘 종류에 따라 필요 이상의 성능 증가로 인하여 회로 면적과 소비 전력이 증가하면서 성능이 낭비되는 문제점을 해결하기 위하여 연산 시간, 회로 면적, 소비 전력에 대한 보다 심층적인 절충 관계 분석이 필요하다. 본 논문에서는 가산기에 따른 자원 낭비를 최소화하는 방법으로 혼합 가산기를 이용한 CORDIC 연산기를 제안하고, 혼합 가산기를 사용하면 요구 조건에 보다 최적화된 CORDIC 연산기를 설계할 수 있음을 실험 결과를 이용하여 보였다.
본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.
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[게시일 2004년 10월 1일]
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