• 한국정보과학회논문지:시스템및이론
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• 제34권8호
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• pp.327-336
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• 2007

비용 효과가 좋은 디지털 시스템을 설계하기 위하여, 트랜지스터 수준부터 RTL 수준까지 최적화를 위한 다양한 설계 방법이 연구되어 왔다. 가산기는 디지털 시스템에서 가장 기본적인 산술연산을 수행하는 필수 회로로서, 전체 시스템의 성능에 영향을 줄 수 있다. 본 논문에서는 최적의 가산기를 설계하기 위하여 상위수준에서 연구하였다. 결과로 혼합 가산기 구조를 제안하고 이를 정수 선형 프로그래밍(ILP: integer liner programming)을 이용해 수학적으로 모델링한다. 혼합 가산기 구조는 다양한 캐리 전달 방식을 가진 가산기 블록을 선형적으로 연결한 구조로서, 사용된 가산기 블록의 종류와 개수에 따라 다양한 가산기 조합이 발생한다. 이러한 조합에 의해 확장된 가산기의 설계공간을 탐색함으로써, 단일 타입의 가산기만을 고려한 것보다 나은 최적의 가산기를 설계할 수 있다. 제안한 혼합 가산기 구조와 ILP를 이용한 최적화 기법은 연산시간과 회로면적 등의 특성이 다른 가산기 IP(intellectual property)들을 비트 수준에서 재합성하기 때문에, 보다 미세한 수준에서 최적화를 수행할 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 한국컴퓨터종합학술대회 논문집 Vol.33 No.1 (A)
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• pp.319-321
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• 2006

본 논문에서는 다양한 캐리 전달 방식(carry propagation scheme)이 단일 가산기 설계를 위하여 복합적으로 사용되는 가산기 구조물 제안하며. 이를 통하여 보다 향상된 delay-area trade-off 점들을 갖는 설계공간을 생성한다. 제안된 구조의 가산기는 각기 다른 캐리전달 방식의 하부 가산기 블록들을 캐리 입/출력 신호를 선형으로 연결한 구조이며, 기존의 단일 캐리전달 방식의 가산기와 달리, 다양한 delay-area trade-off 특성을 갖는 여러 종류의 캐리전달 방식을 비트 수준에서 조합하여 사용함으로써 보다 섬세한 delay-area 설계공간을 생성해낼 수 있다. 그러나, 제안된 가산기 구조의 설계공간은 다양한 캐리전달 방식이 비트 수준에서 할당되므로, 할당가능한 설계 조합은 설계하고자 하는 가산기의 비트 폭과 고려하는 캐리전달 방식의 수에 비례하여 폭발적으로 증가하게 된다. 따라서, 제안된 가산기의 효율적이며, 자동화된 설계공간 탐색 방범이 요구된다. 본 논문에서는 이를 해결하기 위하여 정수 선형 프로그래밍 (Integer Linear Programming, ILP) 방법을 이용하여 제안한 가산기의 최적화 문제를 형식화함으로써 효과적인 설계공간의 탐색 방법을 제안하였다.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.55-61
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• 2002

캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.843-846
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• 1998

산술연산을 수행하는 가산기는 ALU(arithmetic logic unit)의 성능을 좌우하는데 매우 중요한 역할을 하며, 어떠한 캐리 생성 방식을 사용하는냐에 따라 그 성능이 결정될 수 있다. RCA(Ripple carry adder)는 간단하고, 쉬운 설게로 널리 사용되자만, 캐리의 전파지연 문제로 인해 고속의 가산기 응용에의 부적합하다. 또한, CLA(carry lookahead adder)방식의 가산기는 캐리의 지연시간이 가산기의 단수와 무관하므로, 연산속도를 높일 수 있는 장점이 있지만 더하고자 하는 bit의 수가 클수록 회로가 매우 복잡해지는 큰 단점을 가지고 있다. 따라서, 본 논문에서는 간단하면서도 성능이 우수한 64bit 가산기를 설계하고 시뮬레이션을 통하여 설계된 회로의 우수성을 증명하였다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2980-2988
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• 1998

본 논문에서는 캐리 선택 방식과 캐리 우회 방식에 의거한 비동기 가산기의 설계에 대하여 기술한다. 이러한 기법을 사용함으로써 본 논문의 가산기는 기존의 리플 캐리 방식의 가산기에 비하여 보다 빠른 속도로 동작한다. 본 논문에서는 CMOS 도미노 논리를 사용하여 가산기를 설계하였으며 비동기 가산기의 동작 완료를 감지할 수 있는 회로를 트리 형태로 구현함으로써 동작 완료에 소요되는 시간을 줄일 수 있도록 하였다. 실험 결과에 의하면 제안된 가산기들은 평균적으로 리플 캐리 방식에 비하여 50 퍼센트 이상의 속도 개선을 기대할 수 있음을 알 수 있다.

• 사학연금연구
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• 제3권
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• pp.255-278
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• 2018

본 연구는 사학연금에서 연기연금재도의 도입 필요성을 검토하고 특히 도입 시 적용할 가산율 설정 등 구체적인 도입방안을 제시하고자 하였다. 사학연금에서 연기연금제도는 수급자의 근로유인과 활동적 노년의 진작을 위해서 필요하다. 이는 또한 국민연금과 직역연금이 동조화되고 있는 현 추세와도 일치한다. 이 연구는 또한 국민연금의 연기연금제도를 참고하여 보험수리적 중립성에 입각한 공정가산율을 산출하였다. 이 방식에 따르면 사학연금 연기연금제도의 핵심제도인 공정가산율은 6.2%로 나타났다.

• 전자공학회논문지CI
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• 제43권6호
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• pp.10-16
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• 2006

본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 $0.18{\mu}m$ CMOS 공정을 이용한 타이밍 시뮬레이션측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ns로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교했을 때 가산에 따른 지연시간이 작다.

• 전자공학회논문지
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• 제51권9호
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• pp.67-74
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• 2014

본 논문은 멤리스터-CMOS 기반의 잉여 이진 부호화 자리수 (RBSD) 가산기를 제안한다. 기존의 RBSD 가산기는 리플 캐리 가산기에 비해 큰 면적을 차지한다. 또한 처리하는 비트 수가 적을 때 연산 속도가 느린 단점이 있다. 제안된 RBSD 가산기는 기존 RBSD 가산기의 단점을 보완하기 위해 멤리스터-CMOS 회로를 사용한다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기는 기존 RBSD 가산기에 비해 단위 셀 면적이 45% 감소하였고, 지연시간이 24% 감소하였다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기의 구현으로 인해 RBSD 가산기의 장점이 더욱 부각되고, 대용량 회로에서 더 큰 이득을 얻는다.

• 정보보호학회논문지
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• 제27권3호
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• pp.413-426
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• 2017

본 연구에서는 완전동형암호로 암호화된 데이터에 적용할 수 있는 가산기 및 다수개의 데이터를 가산할 때 적용할 수 있는 성능이 향상된 가산 방법을 제안한다. 제안 산술 가산기는 기존의 하드웨어 기반의 산술 가산기 중 최적 회로단계(level)를 가지는 Kogge-Stone Adder 방법을 기반으로 하며, 완전동형암호가 제공하는 암호학적 SIMD(Single Instruction for Multiple Data) 기법을 적용하기에 적합하게 설계되었다. 제안한 다수 가산 방법은 완벽한 가산 결과를 보장하는 Kogge-Stone Adder를 반복적으로 사용하여 다수개의 데이터를 가산하지 않고, 3개 이상의 수를 더해야 할 경우, Full-Adder를 이용하여 3개의 수를 최종 C(Carry-out)과 논리합의 결과인 S(Sum) 의 두 개로 줄인다. 이러한 과정을 반복하여 최종적으로 두 개의 수를 더할 경우에만 Kogge-Stone Adder를 사용하여 가산하는 방법이다. 제안 방법은 더하고자 하는 데이터의 개수가 많아질수록 성능이 비약적으로 향상되었고, 이를 실험을 통해 검증한다.