방송공학회논문지 (Journal of Broadcast Engineering)

  • 제24권1호
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  • Pages.182-185
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  • 2019
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  • 1226-7953(pISSN)
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  • 2287-9137(eISSN)
한국방송∙미디어공학회 (The Korean Institute of Broadcast and Media Engineers)
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프로그래머블 비디오 복호화기를 위한 구성요소의 성능 분석

Analysis of Components Performance for Programmable Video Decoder

  • 김재현 (서울과학기술대학교 나노IT디자인융합대학원) ;
  • 박구만 (서울과학기술대학교 나노IT디자인융합대학원)
  • Kim, Jaehyun (Seoul National University of Science and Technology, Graduate School of NID Fusion Technology) ;
  • Park, Gooman (Seoul National University of Science and Technology, Graduate School of NID Fusion Technology)
  • 투고 : 2018.12.21
  • 심사 : 2019.01.16
  • 발행 : 2019.01.30
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초록

본 논문에서는 프로그래머블 멀티포맷 비디오 복호화기를 구성하기 위한 기본 모듈들의 요구 성능을 분석하고 제안하였다. 제안한 플랫폼의 목적은 고성능 FHD 비디오 복호화기 구성이다. 제안한 복호화기는 재구성 가능한 프로세서, 전용 비트스트림 코프로세서, 메모리 제어기, 움직임 보상용 캐쉬 및 플렉서블 하드웨어 가속기 등으로 구성되었다. 300MHz 클럭을 사용했을 때 HEVC로 부호화된 초당 30 장의 FHD를 복호화 할 수 있는 모듈들의 성능에 대해서 분석하고 기본 성능을 제안하였다.

This paper analyzes performances of modules in implementing a programmable multi-format video decoder. The goal of the proposed platform is the high-end Full High Definition (FHD) video decoder. The proposed multi-format video decoder consists of a reconfigurable processor, dedicated bit-stream co-processor, memory controller, cache for motion compensation, and flexible hardware accelerators. The experiments suggest performance baseline of modules for the proposed architecture operating at 300 MHz clock with capability of decoding HEVC bit-streams of FHD 30 frames per second.

키워드

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그림 1.재구성 가능한 프로세서의 구조 Fig. 1. Architecture of the Reconfigurable Processor

표 1. 메모리처리단의 성능 Table I. Performance of Memory Processing Unit

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표 2. 캐시 크기에 따른 캐쉬 히트 비율과 메모리 대역폭 Table 2. Cache hit ratio and Memory bandwidth according to cache size

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표 3. 압축률과 압축표준에 따른 캐시 히트율과 대역폭 Table 3. Cache hit ratio and Bandwidth according to compression ratio and compression standard

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표 4. 병렬처리를 위한 비디오 복호기의 기능들 Table 4. Video decoder functions for Parallel processing

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참고문헌

  1. B. Bross, W-J. Han, J-R. Ohm, G. J. Sullivan, et al., "High Efficiency Video Coding (HEVC) Text Specification Draft 10," Joint Collaborative Team on Video Coding (JCT-VC) of ITU-T VCEG and ISO/IEC MPEG, JCTVC-L1003, Geneva, CH, Jan., 2013.
  2. Chih-Da Chien, et al., "A 252kgates/71mW Multi-Standard Multi-Channel Video Decoder for High Definition Video Application," IEEE International Solid-State Circuits Conference (ISSCC), Digest of Technical Papers, pp. 282-283, Feb. 2007.
  3. Y. Kikuchi, et al., "A 40nm 222mW H.264 Full-HD Decoding, 25 Power Domains, 14-Core Application Processor With x512b Stacked DRAM," IEEE Trans. Journal of Solid-State Circuits, vol. 46, no. 1, pp. 32-41, Jan. 2011. https://doi.org/10.1109/JSSC.2010.2079370
  4. F. Bossen, B. Bross, K. Sühring and D. Flynn, "HEVC complexity and implementation analysis," IEEE Transactions on Circuits and Systems for Video Technology, vol. 22, pp. 1684-1695, 2012.
  5. D. Suh, K. Kwon, S. Kim, S. Ryu, and J. Kim, "Design space exploration and implementation of a high performance and low area Coarse Grained Reconfigurable Processor," in Proceedings of 11th International Conference on Field- Programmable Technology (ICFPT), pp. 67-70, 2012.
  6. Shihao Wang, Dajiang Zhou, S. Goto, "Motion compensation architecture for 8K UHDTV HEVC decoder," International Conference on Multimedia and Expo (ICME), pp. 1-6, 2014.