전자공학회논문지 (Journal of the Institute of Electronics and Information Engineers)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지
DOI QR코드

DOI QR Code

테라급 스위치 패브릭 인터페이스를 위한 고속 신호 전송로의 성능 분석

Performance Analysis of High-Speed Transmission Line for Terabit Per Second Switch Fabric Interface

  • Choi, Chang-Ho (Electronics and Telecommunication Research Institute) ;
  • Kim, Whan-Woo (Department of Electronic Engineering, Chungnam National University)
  • 투고 : 2014.09.22
  • 심사 : 2014.11.25
  • 발행 : 2014.12.25
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

고속 전송로를 위한 PCB(Printed Circuit Board) 설계기술은 꾸준히 발전되고 있으며, 통신 시스템의 대용량화에 맞추어 백플레인(Backplane)에 사용되는 스위치 패브릭 인터페이스(Switch Fabric Interface) 또한 10Gbps 이상의 직렬 인터페이스(Serial Interface)를 사용하도록 표준화가 진행되고 있다. 본 논문에서는 테라급 시스템에서 스위치 패브릭 인터페이스로 11.5Gbps의 직렬링크를 사용하기 위하여, PCB 재질 따른 전송로의 전송거리 별 성능을 비교하고, 비아 스터브(Via Stub)의 길이에 의한 영향 및 누화현상(Crosstalk)에 의한 영향을 시뮬레이션을 수행하여 분석하였다. 시뮬레이션의 결과로 백플레인 보드에 저유전 재질 PCB를 사용함으로써, 전송손실에서 8dB의 개선효과를 얻어 표준에서 정한 -25dB 기준을 만족하는 것을 확인하였다. 또한 비아 스터브 길이에 의한 반사손실의 영향을 분석하여 백드릴(Back-drill)여부를 결정하였으며, 전송신호 간 상호간섭을 최소화하는 이격거리를 검증하였다. 이러한 시뮬레이션의 결과로부터 모든 스위치 패브릭 링크에 11.5Gbps의 직렬 링크를 적용할 수 있도록 가장 효율적인 시스템구조를 확정하였다.

PCB design technology for high-speed transmission line has been developed continuously. Adapting to the high capacity of the communication system, switch fabric interface used for backplane is being standardized to accommodate more than 10Gbps serial interface. In this paper, various computer simulations are performed to compare the performance of each transmission line per length according to PCB material, and also to analyze the effect from via stub length and crosstalk, for the purpose of applying 11.5Gbps serial interface as a switch fabric interface in tera-bit switching system. As a result of the simulation, important design issues, such as PCB material of each board supporting 8dB improvement in transmission loss using low loss PCB, maximum available stub length on transmission line via, whether or not to apply the backdrill process to the via, and the clearance of the differential pair between transmission lines, are determined. The most efficient system architecture which could be applied 11.5Gbps serial interface in all switch fabric interfaces is defined from the simulation results.

키워드

참고문헌

  1. R. Dame, G. Blanado, Vias, I. Novak, J. Miller and K. Hinckley, "Vias, Structural Details and their Effect on System Performance" in Proc. of DesignCon 2012, Snata Clara, CA, USA, Jan/Feb. 2012.
  2. S. Deng, J. Mao, T. H. Hubing, J. L. Drewniak, J. Fan, J. L. Knighten and N. W. Smith "Effects of Open Stubs Associated with Plated Through-Hole Vias in Backpanel Designs", in Proc. Int. Symp. Electromagn. Compat., pp. 1017-1022, Santa Clara, CA, USA, Aug. 2004.
  3. B. Lee, X. Ye, R. Enriquez, K. Xiao, T. Ballou, and J. Johansson. "Design Optimization for Minimal Crosstalk in Differential Interconnect", DesignCon 2012.
  4. X. Yem "Intentional and Un-intentional Far End Crosstalk Cancellation in High Speed Differential Link" Proc. Int. Symp. Electromagn. Compat, pp.14-19, Long Beach, CA, Aug. 2011
  5. Suntives, A., A. Khajooeizadeh, and R. Abhari, "Using via fences for crosstalk reduction in PCB circuits", IEEE International Symposium on Electromagnetic Compatibility, Vol. 1, 34-37, Aug. 2006.
  6. B. Eged, F. Mernyei, I. Novak, and P. Bajor, "Reduction of Far-End Crosstalk on Coupled Microstrip PCB Interconnect", Proc. IEEE Instrumentation and Measurement Tech., Hamamatsu, Japan, May 1994, vol. 1, pp. 287-290.
  7. "BCM88750 Hardware Design Guidelines", April, 2013.
  8. Cisco White Paper, "Cisco Visual Networking Index: Forecast and Methodology, 2012-2017", May 2013.
  9. SC. Thierauf, "High-speed Circuit Board Signal Integrity", Artech House, 2004.