Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A Die-matching Method for 3D Memory Yield Enhancement considering Additional Faults during Bonding

3차원 메모리의 수율 증진을 위해 접합 공정에서 발생하는 추가 고장을 고려한 다이 매칭 방법

  • Lee, Joo-Hwan (Department of Electrical and Electronic Engineering, Yonsei University) ;
  • Park, Ki-Hyun (Department of Electrical and Electronic Engineering, Yonsei University) ;
  • Kang, Sung-Ho (Department of Electrical and Electronic Engineering, Yonsei University)
  • 이주환 (연세대학교 전기전자공학과) ;
  • 박기현 (연세대학교 전기전자공학과) ;
  • 강성호 (연세대학교 전기전자공학과)
  • Received : 2011.04.04
  • Accepted : 2011.06.27
  • Published : 2011.07.25
Download PDF
⟨ Previous Next ⟩

Abstract

Three-dimensional (3D) memories using through-silicon vias (TSVs) as vertical bus across memory layers are implemented by many semiconductor companies. 3D memories are composed of known-good-dies (KGDs). If additional faults are arisen during bonding, they should be repaired. In order to enhance the yield of 3D memories with inter-die redundancies, a die-matching method is needed to effectively stack memory dies in a 3D memory. In this paper, a new die-matching method is proposed for 3D memory yield enhancement with inter-die redundancies considering additional faults arisen during bonding. Three boundary-limited conditions are used in the proposed die-matching method; they set bounds to the search spaces for selecting memory dies to manufacture a 3D memory. Simulation results show that the proposed die-matching method can greatly enhance the 3D memory yield.

많은 반도체 회사들이 메모리 층 사이에서 수직 버스의 역할을 하는 TSV를 사용한 3차원 메모리를 개발하고 있다. 3차원 메모리는 KGD로 이루어지며, 만약 추가 고장이 접합 공정 중에 발생한다면, 반드시 수리되어야 한다. 공유 예비 셀을 가지는 3차원 메모리의 수율을 증진시키기 위해서, 3차원 메모리 내의 메모리 다이를 효과적으로 적층하는 다이 매칭 방법이 필요하다. 본 논문에서는 공유 예비 셀을 가지는 3차원 메모리의 수율 증진을 위해 접합 공정에서 추가 고장이 발생하는 경우를 고려한 다이 매칭 방법을 제안한다. 세 가지 경계 제한 조건이 제안하는 다이 매칭 방법에서 사용된다. 이 조건은 3차원 메모리를 제작하기 위해 선택하는 메모리 다이의 검색 범위를 제한한다. 시뮬레이션 결과는 제안하는 다이 매칭 방법이 3차원 메모리의 수율을 크게 향상 시킬 수 있음을 보여 준다.

Keywords

References

  1. V.F. Pavlidis and E.G. Friedman, "Interconnect-based design methodologies for three-dimensional integrated circuits," Proceedings of the IEEE, vol. 97, no. 1, pp. 123-140, Jan. 2009. https://doi.org/10.1109/JPROC.2008.2007473
  2. S.S. Iyer, T. Kirihata, M.R. Wordeman, J. Barth, R.H. Hannon, and R. Malik, "Process-design considerations for three dimensional memory integration," in Proc. Symp. VLSI Tech., pp. 60-63, Honolulu, HI, Jun. 2009.
  3. H. Sun, J. Liu, R.S. Anigundi, N. Zheng, J.-Q. Lu, K. Rose, and T. Zhang, "3D DRAM design and application to 3D multicore systems," IEEE Design Test Comput., vol. 26, no. 5, pp. 36-47, Sep. 2009.
  4. H.-H.S. Lee and K. Chakrabarty, "Test challenges for 3D integrated circuits," IEEE Design Test Comput., vol. 26, no. 5, pp. 26-35, Sep. 2009.
  5. E.J. Marinissen and Y. Zorian, "Testing 3D chips containing through-silicon vias," in Proc. Int. Test Conf. (ITC), pp. 1-11, Austin, TX, Nov. 2009.
  6. C.-T. Huang, C.-F. Wu, J.-F. Li, and C.-W. Wu, "Built-in redundancy analysis for memory yield improvement," IEEE Trans. Relia., vol. 52, no. 4, pp. 386-399, Dec. 2003. https://doi.org/10.1109/TR.2003.821925
  7. W. Jeong, I. Kang, K. Jin, and S. Kang, "A fast built-in redundancy analysis for memories with optimal repair rate using a line-based search tree," IEEE Trans. Very Large Scale Integr. Syst., vol. 17, no. 12, pp. 1665-1678, Dec. 2009.
  8. W. Jeong, J. Lee, T. Han, K. Lee, and S. Kang, "An advanced BIRA for memories with an optimal repair rate and fast analysis speed by using a branch analyzer," IEEE Trans. Comput.-Aided Design Integrated Circuits Syst., vol. 29, no. 12, pp. 2014-2026, Dec. 2010. https://doi.org/10.1109/TCAD.2010.2062830
  9. 정우식, 강성호, "최적 수리효율을 갖는 다중 블록 광역대체 수리구조 메모리를 위한 자체 내장 수리연산회로," 대한전자공학회 논문지, 제 47권 SD편, 제 11 호, pp. 30-36, 2010.
  10. L. Jiang, R. Ye, and Q. Xu, "Yield enhancement for 3D-stacked memory by redundancy sharing across dies," in Proc. Int. Conf. Comput.-Aided Design (ICCAD), pp. 230-234, San Jose, CA, Nov. 2010.
  11. C.-W. Chou, Y.-J. Huang, and J.-F. Li, "Yield-enhancement techniques for 3D random access memories," in Proc. Int. Symp. VLSI Design Automat. Test (VLSI-DAT) , pp. 104-107, Hsin Chu, Taiwan, Apr. 2010.