Abstract
A multiplier generator, VPM_Gen (Variable-Precision Multiplier Generator), which generates Verilog-HDL models of multiplier cores with user-defined bit-width specification, is described. The bit-widths of operands are parameterized in the range of $8-bit{\sim}32-bit$ with 1-bit step, and the product from multiplier core can be truncated in the range of $8-bit{\sim}64-bit$ with 2-bit step, resulting that the VPM_Gen can generate 3,455 multiplier cores. In the case of truncating multiplier output, by eliminating the circuits corresponding to the truncation part, the gate counts and power dissipation can be reduced by about 40% and 30%, respectively, compared with full-precision multiplier. As a result, an area-efficient and low-power multiplier core can be obtained. To minimize truncation error, an adaptive error-compensation method considering the number of truncation bits is employed. The multiplier cores generated by VPM_Gen have been verified using Xilinx FFGA board and logic analyzer.
지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트${\sim}32$-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 $8-b{\sim}64-b$ 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다.
