• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 한국정보통신학회논문지
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• 제18권7호
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• pp.1652-1656
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• 2014

본 논문에서는 차량 충돌 방지 레이더 시스템 응용을 위하여 중심 주파수가 77 GHz인 도파관 (waveguide) 전압조정 발진기 (VCO, voltage controlled oscillator)를 구현하였다. 구현된 도파관 전압 조정 발진기는 GaAs 기반의 건다이오드 (Gunn diode)와 버랙터 다이오드 (varactor diode), 도파관 천이기 (waveguide transition), 저역 통과 필터(LPF, low pass filter) 및 공진기 (resonator) 기능을 동시에 수행하는 다이오드의 바이어스 (bias) 포스트 (post)로 구성되어진다. 77 GHz 신호는 동공 (cavity)을 38.50 GHz에서 발진하도록 설계하여 2체배된 신호를 사용하였으며 WR-12에서 WR-10으로 천이되어 출력된다. 도파관 천이기는 77 GHz의 중심주파수에서 1.86 dB의 삽입손실(insertion loss)과 -30.22 dB의 입력반사계수 (S11, input reflection coefficient) 특성을 갖는다. 제작된 도파관 전압조정 발진기는 870 MHz의 대역폭 (bandwidth)과 12.0 dBm ~ 13.75 dBm의 출력 전력 특성을 나타내었다. 위상잡음 특성은 1 MHz 오프셋 (offset)에서 -100.78 dBc/Hz의 우수한 특성을 얻었다.

• 대한전자공학회논문지TC
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• 제44권12호
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• pp.22-27
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• 2007

본 논문에서는 마이크로스트립 사각 개방 루프 Split Ring 공진기 (OLSRR)를 이용하여 개선된 전압 제어 발진기를 위상 잡음을 줄이기 위하여 제안하였다. 이 목적을 위하여 마이크로스트립 사각 개방 루프의 형태를 갖는 사각형의 Split Ring 공진기에 대하여 연구하였다. 마이로스트립 사각 개방 루프 공진기와 비교할 경우, 마이크로스트립 사각 개방 루프 Split Ring 공진기는 더 큰 결합 계수를 갖으며, 이로 인하여 얻을 수 있는 더 높은 Q 값을 통하여 전압 제어 발진기의 위상 잡음을 줄일 수 있다. 1.7 V의 공급 전력을 갖는 전압 제어 발진기는 주파수 조절 범위, $5.746\sim5.854$ GHz에서 $-120\sim-116.5$ dBc/Hz @ 100 kHz의 위상 잡음 특성을 갖는다. 이 전압 제어 발진기의 FOM은 같은 주파수 조절 범위에서 $-200.33\sim-197$ dBc/Hz @ 100 kHz를 갖는다.

• 전기전자학회논문지
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• 제13권4호
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• pp.9-14
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• 2009

이 논문에서는 혼성 신호 집적회로 상의 온칩 전원전압 잡음을 측정하는 회로에 대해 기술하였다. 온칩 상의 전원전압 잡음을 측정함으로서 잡음이 아날로그 회로에 미치는 영향을 확인하고 이를 보상하는 정보로도 사용할 수 있다. 이 회로는 동일하지만 독립적인 두 개의 채널로 구성되어 있다. 각 채널은 샘플 앤 홀드와 전압 제어 발진기를 포함한 주파수-디지털 변환 블록으로 구성되어 있다. 간단한 아날로그-디지털 변환 방법을 사용해서 시간 기준 전압 정보와 주파수 기준 전력 스펙트럼 밀도를 얻을 수 있다. 버퍼는 넓은 대역폭을 갖는 유닛 게인 버퍼로 동작하고, 전압 제어 발진기는 해상도를 높이기 위한 높은 증폭도를 가지고 있다. 이 회로는 0.18um CMOS 공정으로 설계되었으며 측정된 해상도는 2.06mV/count 이다. 전원잡음 측정회로는 15mW의 전력을 소모하며 $0.768mm^2$의 면적을 차지한다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.87-93
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• 2010

이 글은 공정, 전압, 온도 변화를 극복하기 위한 2단계 자동 트랜스컨덕턴스 조절 기능을 가진 저전력, 광대역 전압제어발진기의 설계에 관한 논문이다. 광대역에서 전압제어발진기를 발진시키기 위해, 디지털 자동 트랜스컨덕턴스 조절 루프와 아날로그 자동 진폭조절 루프가 사용되었다. 전압제어발진기의 출력 스윙 크기에 따라 트랜지스터의 바디전압을 조절하는 기능도 저전력 구현을 위해 설계되었다. 소모전류는 1.2 V 공급전압에서 2 mA에서 6 mA까지 1 mA 단위로 조절된다. 전압제어발진기의 튜닝 범위는 2.35 GHz에서 5 GHz까지 2.65 GHz로써 72%이다. 위상잡음은 중심주파수 3.2 GHz를 기준으로 1MHz 떨어진 지점에서 -117 dBc/Hz 이다.

• 전기전자학회논문지
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• 제15권2호
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• pp.129-133
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• 2011

A spread spectrum clock generation is an efficient way to reduce electro-magnetic interference (EMI) radiation in modern mixed signal chip systems. The proposed circuit generates the spread spectrum clock by directly injecting the modulation voltage into the voltage-controlled oscillator (VCO) current source for SATA II. The resulting 33KHz modulation profile has a Hersey-Kiss shape with a rounded peak. The chip has been fabricated using $0.18{\mu}m$ CMOS process and test results show that the proposed circuit achieves 0.509% (5090ppm) down spreading at 1.5GHz and peak power reduction of 10dB. The active chip area is 0.36mm ${\times}$ 0.49mm and the chip consumes 30mW power at 1.5GHz.

• Journal of information and communication convergence engineering
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• 제7권1호
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• pp.62-65
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• 2009

In this paper, the temperature characteristics of full CMOS FLL(frequency locked loop) re analyzed. The FLL circuit is used to generate an output signal that tracks an input efference signal. The locking time of FLL is short compared to PLL(phase locked loop) circuit because the output signal of FLL is synchronized only in frequency. Also the FLL s designed to allow the circuit to be fully integrated. The FLL circuit is composed two VCs, two buffers, a VCO and two frequency dividers. The temperature variation of frequency divider, FVC and buffer cancelled because the circuit structure. is the same and he temperature effect is cancelled by the comparator. Simulation results are shown to illustrate the performance of the designed FLL circuit with temperature.

• Journal of electromagnetic engineering and science
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• 제1권2호
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• pp.131-138
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• 2001

The DTV (Digital TV) tuner for an 8-VSB (Vestigial Side-Band) modulation was developed to meet the requirements of the ATSC (Advanced Television Systems Committee). The double frequency conversion and the active tracking filter in the front-end were used to cancel interferences between adjacent channels and multi-channels by suppressing the IF beat and the Image frequency. However, It was impossible to get frequency mapping between the tracking filter and the first VCO (Voltage Controlled Oscillator) in the existing DTV tuner structure which differs from the NTSC (National Television Systems Committee) tuner. This paper, therefore, suggests an assailable structure and a new method for the automatic frequency selection by mapping the frequency characteristics over the tracking voltage and the combined HW which is composed of a Micro-controller, an EEPROM (Electrically Erasable Programmable Read Only Memory), a DAC (Digital-to-Analog Converter), an OP amplifier, and a switch driver.

• 한국군사과학기술학회지
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• 제19권3호
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• pp.379-386
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• 2016

In this paper, phase noise analysis result for 2.4 GHz PLL(phase locked loop) using SPD(sample phase detector) is proposed. It can be used for high performance frequency synthesizer's LO(local oscillator) to extend output frequency range or for LO of offset PLL to reduce a division rate or for clock signal of DDS(direct digital synthesizer). Before manufacturing, theoretical estimation of PLL's phase noise performance should be performed. In order to calculate phase noise of PLL using SPD, Leeson model is used for modeling phase noise of VCO(voltage controlled oscillator) and OCXO(ovened crystal oscillator). After theoretically analyzing phase noise of PLL, optimized loop filter bandwidth was determined. And then, phase noise of designed loop filter was calculated to find suitable OP-Amp. Also, the calculated result of phase noise was compared with the measured one. The measured phase noise of PLL was -130 dBc/Hz @ 10 kHz.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.