• 한국통신학회논문지
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• 제25권1B호
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• pp.183-192
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• 2000

본 논문에서는 전류펌핑 알고리즘을 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘을 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-1GHz 의 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 저하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6$\mu\textrm{m}$ N-well single-poly triple metal CMOS 공정을 사용하여 모이 실험 한 결과, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 3.5$\mu\textrm{s}$의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-I 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz의 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.

• 공학교육연구
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• 제5권1호
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• pp.77-84
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• 2002

홍대용은 서양의 과학기술이 수학적 원리와 정밀한 관측에 근거하고 있음을 확인하고, [주해수용(籌解需用)]이라는 수학책을 저술함으로써 수학자로 일컬을 만 하다. 그리고, 홍대용은 동양의 자연관과 우주관을 비판적으로 수용 검토하고, 서양의 과학사상에 근거하여 무한우주설을 포함한 여러 가지 진취적 과학사상을 제시함으로써, 조선후기의 자연과학자로 인정할 수 있는 업적을 남겼다. 또한, 실천을 중요시한 홍대용은 서양식 혼천의와 자명종을 이해?수용하고 기술자의 도움을 받아 제작하여, 자신의 개인관측소(籠水閣)에 설치할 정도로 기술자로서의 면모도 갖추었다. 홍대용의 과학자 및 기술자로서의 측면을 통하여, '수학적 사고, 창의적 구상, 실천적 활동' 등을 21세기 한국의 우수한 기술자를 양성하기 위한 교육방향으로 설정하여도 좋을 것으로 판단된다.

• 공학논문집
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• 제2권1호
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• pp.39-47
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• 1997

실시간 2차원 디지털 IIR 필터링 알고리즘의 구현을 가능하게 하는 디지털 신호처리시스템의 효율적인 구조를 제안하였다. 제안된 구조는 시스템 레벨과 프로세서 레벨에서의 병렬처리를 통하여 높은 시스템 성능을 가능하게 하였다. 프로세서간의 데이터 통신의 양을 크게 줄였으며 시스템이 초기화된 이후에는 다른 오버헤드 없이 계산을 수행할 수 있도록 설계하여 전체 시스템의 효율을 극대화하였다. 기능 레벨의 시뮬레이션을 수행하였으며, 그 결과 1 사이클당 1개의 데이터를 처리할 수 있음을 확인하였다. 이는 단지 10MHz의 시스템 클럭을 사용하는 경우 2차원 4차 IIR필터를 실시간 비디오데이터에 적용할 수 있음을 의미하며, 시스템 클럭의 주파수를 올릴 경우 고선명 TV (HDTV) 등의 전후 처리 필터로 사용가능 할 것이다.

• Molecules and Cells
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• 제26권1호
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• pp.53-60
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• 2008

We characterized the human endogenous retrovirus (HERV-W) family in humans and primates. In silico expression data indicated that 22 complete HERV-W families from human chromosomes 1-3, 5-8, 10-12, 15, 19, and X are randomly expressed in various tissues. Quantitative real-time RT-PCR analysis of the HERV-W env gene derived from human chromosome 7q21.2 indicated predominant expression in the human placenta. Several copies of repeat sequences (SINE, LINE, LTR, simple repeat) were detected within the complete or processed pseudo HERV-W of the human, chimpanzee, and rhesus monkey. Compared to other regions (5'LTR, Gag, Gag-Pol, Env, 3'LTR), the repeat family has been mainly integrated into the region spanning the 5'LTRs of Gag (1398 bp) and Pol (3242 bp). FISH detected the HERV-W probe (fosWE1) derived from a gorilla fosmid library in the metaphase chromosomes of all primates (five hominoids, three Old World monkeys, two New World monkeys, and one prosimian), but not in Tupaia. This finding was supported by molecular clock and phylogeny data using the divergence values of the complete HERV-W LTR elements. The data suggested that the HERV-W family was integrated into the primate genome approximately 63 million years (Myr) ago, and evolved independently during the course of primate radiation.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.73-81
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• 2011

초고속 디지털 통신시스템의 성능은 빠른 에지율(edge rate), 클럭속도 및 디지털 정보전송방법 등에 영향을 받는다. 특히 고주파 통신시스템의 잡음원은 다수 전송선에서의 신호 간 동시 스위칭, 전원 공급, 신호 반사와 왜곡 등에 의해 발생하며, 다층(multilayer) PCB를 설계할 경우 신호의 충실성이 더욱 훼손된다. 따라서 시스템 H/W의 신호충실성을 얻기 위해 최적 임피던스 정합을 갖는 PCB 설계가 필요하다. 본 논문에서는 시스템 신호의 충실성을 위하여 다층 PCB 선로의 패턴에 따른 트랙계산 이론, 설계에 필요한 임피던스 및 특성 자동 분석 시뮬레이터를 개발한다. 특히 다층으로 PCB를 설계할 때 신호선과 접지부분 배치를 사전에 컴퓨터 모의실험을 통하여 최적조건의 임피던스에 맞는 설계가 가능하도록 시뮬레이터를 개발함은 물론 이를 데이터베이스화한다. 그리하여 제안된 시뮬레이션 툴은 PCB 설계 시 소요되는 시간을 단축하고 경제적인 PCB 개발을 가능케 한다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 한국전자통신학회논문지
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• 제12권2호
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• pp.385-390
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• 2017

IT기술의 발달로 기업의 각종업무, 공장 자동화시스템, 병원 의료시스템 등 다양한 방면에서 전산화된 시스템을 도입하여 운영하고 있으며 시스템이 정지되었을 경우 모든 업무가 정지될 정도로 전산 시스템의 중요도는 그 어떠한 것보다 중요하다 할 수 있을 것이다. 이러한 상황에서 시스템의 정상 운영을 위해 서버실의 온도, 습도, 화재등과 같은 환경 관리에도 항상 신경을 써야 한다. 이러한 소규모 서버실 운영을 위해서는 담당자가 신경 쓰지 않는 상황에서 24시간 독자적으로 환경 모니터링을 하고 이벤트 발생 시 실시간으로 담당자에게 알려주는 저비용의 시스템이 필요하다고 생각되며 이러한 문제를 해결하기 위해 데몬 프로세스와 아두이노를 기반으로 한 장비의 연동 결과 담당자에게 실시간 환경 데이터를 제공하고 특정 이벤트 발생 시 그 이벤트에 대한 내용을 제공하여 그로인해 발생할 수 있는 문제 등을 미연에 방지 할 수 있을 것으로 기대한다.

• 전기전자학회논문지
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• 제5권1호
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• pp.111-120
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• 2001

VC 통합은 동일한 VC 레이블을 가진 VC들에서 각 VC의 해당 셀들을 구분하는 기능이 필요하다. 이러한 확인절차(identification process)를 돕는 다양한 접근 방법들이 제안되어 왔지만, 대부분이 추가적인 버퍼링을 필요로 하거나 프로토콜상의 오버헤드나 전송 지연을 가져옴으로써 QoS 규정을 만족시키기에 어려웠다. 이러한 단점을 극복하는 동시에 VC-통합을 지원하는 스케줄러(VCMS)가 제안되었으나 모든 VC들이 통합되거나 유입 트래픽이 매우 작은 경우 snoop하기 위한 비통합 셀들이 부족하게 되는 현상이 발생한다. 이 경우 비어 있는 슬롯들을 채우기 위해 특별한 제어 셀들을 사용하게 되나 제어 셀의 개수가 많아지면 셀 유실률이 높아질 수 있으며 부가적인 패킷 전송지연이 발생할 수 있다. 본 논문에서는 이러한 문제점을 극복하기 위하여 비어있는 큐를 갖는 VC의 시퀀스들은 건너뛰고 단지 이를 표시하기 위한 SS 셀만을 채워 넣는 Sequence Skipping(SS)을 제안하였다. 시뮬레이션을 통해 SS가 셀 유실률과 평균 패킷 전송지연을 줄일 수 있으며 따라서 VC 통합에 적합한 방안임을 보인다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.109-114
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• 2004

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.1-8
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• 2013

본 논문에서는 4Ghz의 빠른 클럭 속도의 CPU에 적합한 고성능 L1 캐시 메모리 구조를 제안한다. 제안된 캐시 메모리는 빠른 접근 시간을 위한 직접사상 캐시와 시간적 지역성을 고려한 2-way 연관사상 버퍼 그리고 버퍼 선택 테이블로 구성된다. 빠른 접근 시간을 보장하는 직접사상 캐시는 가장 최근 접근한 데이터를 저장하게 된다. 만약에 직접사상 캐쉬로부터 추출되는 데이터가 다시 참조되어질 높은 확률을 가지는 데이터이면 그 데이터들은 2-웨이 연관사상 버퍼로 선택적으로 저장되어 진다. 그리고 고성능과 저전력의 효과를 높이기 위하여 2-웨이 연관사상 버퍼중 하나의 웨이만 선택적으로 먼저 접근되어지며, 이러한 동작은 버퍼 선택 테이블에 의해 선택된다. 시뮬레이션 결과에 따르면, 에너지 소비와 평균 메모리 접근 시간을 고려한 에너지$^*$지연시간에서 두배 이상의 크기를 가지는 직접사상 캐시, 4-웨이 연관사상 캐시 그리고 희생 캐시에 비해 각각 45%, 70% 그리고 75%의 성능향상을 이루었다.