• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.81-85
• /
• 1999

DWMT VDSL system needs A/D converter clock, bit clock, symbol clock, frame clock, etc. DMT ADSL system utilizes a correlation method which makes use of cyclic prefix or preamble pattern for clock recovery. But the correlation method is difficult to apply to the DWMT system because modulated symbols are overlapped in the time domain. This paper proposes a novel clock recovery method which can be used for the DWMT system due to its inherent independence of the modulation method. This new method is verified by SPICE simulations.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제11권3호
• /
• pp.216-223
• /
• 2005

컴퓨터 클럭은 자체의 불안정한 요소, 물리적 특성, 외부 환경의 요인, 사용자의 개입 및 시스템의 오류 요소로 인해 정확도와 안정도에 한계를 갖는다. 따라서 정밀한 시각 관련 처리가 필요한 시스템의 경우 표준 시각에의 동기화가 요구된다. 시각 동기의 목적은 분산 처리 시스템 상에 전역 시각 기저를 제공하는데 있다. 일단 이러한 시각 기저가 존재하게 되면, 분산 시스템 상에서 처리되는 일련의 작업들은 시각을 바탕으로 제어가 가능하기 때문이다. 본 논문은 인터넷 기반 분산 환경에서 시각 동기를 위한 임베디드 시스템의 설계 및 구현에 대해 제시한다. 시스템은 참조 시각원으로 GPS(Global Positioning System)를 사용하고, NTP(Network Time Protocol)를 통해 표준시(UTC: Universal Time Coordinated)를 제공함으로써 분산 시스템의 시각 동기를 이룬다. 이를 위해 안정적인 시각 유지 및 정확하고 정밀한 표준 시각 제공 요건을 만족하는 클럭 모델을 설계, 적용하였다. 네트워크 관리를 위해SNMP(Simple Network Management Protocol) 기반 private MIB(Management Information Base)를 정의하였고, 전체 시스템의 구현 및 성능 평가 결과도 제시하였다.

• Animal cells and systems
• /
• 제9권3호
• /
• pp.153-160
• /
• 2005

Most living organisms exhibit the circadian rhythm in their physiology and behavior. Recent identification of several clock genes in mammals has led to the molecular understanding of how these components generate and maintain the circadian rhythm. Many reports have implicated the photic induction of either mPer1 or mPer2 in the hypothalamic region called the suprachiasmatic nucleus (SCN) to phase shift the brain clock. It is now established that peripheral tissues other than the brain also express these clock genes and that the clock machinery in these tissues work in a similar way to the SCN clock. To determine the role of the two canonical clock genes, mPer1 and mPer2, in the peripheral clock shift, stable HEK293EcR cell lines that can be induced and stably express these proteins were prepared. By regulating the expression of these proteins, it could be shown that induction of the clock genes, either mPer1 or mPer2 alone is not sufficient to cause clock phase shifting in these cells. Our real-time PCR analysis on these cells indicates that the induction of mPER proteins dampens the expression of the clock-specific transcription factor mBmal1. Altogether, our present data suggest that mPer1 and mPer2 may not function in clock shift or take part in differential roles on the peripheral circadian clock.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
• /
• pp.83-86
• /
• 2000

This paper describes a delay-locked loop(DLL_) with low-jitter using Vernier Method. This DLL can be used to synchronize the internal clock to the external clock with very short time interval and fast lock-on. The proposed circuit was simulated in a 0.25 $\mu\textrm{m}$ CMOS technology to realize low-jitter. We verified 50-ps of time interval within 5 clock cycles of the clock as the simulation results.

• 한국정보과학회논문지:시스템및이론
• /
• 제26권10호
• /
• pp.1264-1274
• /
• 1999

본 논문에서는 분산된 클록들을 주기적으로 동기화 시키는 분산 실시간 시스템에서 시간적 제약을 만족시키기 위한 정적/동적 시간 제약(timing constraint) 변환 기법을 제안한다. 전형적인 이산클록동기화(discrete clock synchronization) 알고리즘은 클록의 값을 순간적으로 조정하여 클록의 시간이 불연속적으로 진행한다. 이러한 시간상의 불연속성은 시간적 이벤트를 잃어버리거나 다시 발생시키는 오류를 범하게 한다.클록 시간의 불연속성을 피하기 위해 일반적으로 연속클록동기화(continuous clock synchronization) 기법이 제안되고 있지만 소프트웨어적으로 구현되면 많은 오버헤드를 유발시키는 문제점이 있다. 본 논문에서는 시간적 제약을 동적으로 변환시키는 DCT (Dynamic Constraint Transformation) 기법을 제안하였으며, 이를 통해 기존의 이산클록동기화 알고리즘을 수정하지 않고서도 클록 시간의 불연속성에 의한 문제점들을 해결할 수 있도록 하였다. 아울러 DCT에 의해 이산클록동기화 하에서 생성된 태스크 스케쥴이 연속클록동기화에 의해 생성된 스케쥴과 동일함을 증명하여 DCT의 동작이 이론적으로 정확함을 증명하였다.또한 분산 실시간 시스템에서 지역 클록(local clock)이 기준 클록과 완벽하게 일치하지 않아서 발생하는 스케쥴링상의 문제점을 다루었다. 이를 위해 먼저 두 가지의 스케쥴링 가능성, 지역적 스케쥴링 가능성(local schedulability)과 전역적 스케쥴링 가능성(global schedulability)을 정의하고, 이를 위해 시간적 제약을 정적으로 변환시키는 SCT (Static Constraint Transformation) 기법을 제안하였다. SCT를 통해 지역적으로 스케쥴링 가능한 태스크는 전역적으로 스케쥴링이 가능하므로, 단지 지역적 스케쥴링 가능성만을 검사하면 스케쥴링 문제를 해결할 수 있도록 하였고 이를 수학적으로 증명하였다.Abstract In this paper, we present static and dynamic constraint transformation techniques for ensuring timing requirements in a distributed real-time system possessing periodically synchronized distributed local clocks. Traditional discrete clock synchronization algorithms that adjust local clocks instantaneously yield time discontinuities. Such time discontinuities lead to the loss or the gain of events, thus raising serious run-time faults.While continuous clock synchronization is generally suggested to avoid the time discontinuity problem, it incurs too much run-time overhead to be implemented in software. We propose a dynamic constraint transformation (DCT) technique which can solve the problem without modifying discrete clock synchronization algorithms. We formally prove the correctness of the DCT by showing that the DCT with discrete clock synchronization generates the same task schedule as the continuous clock synchronization.We also investigate schedulability problems that arise when imperfect local clocks are used in distributed real-time systems. We first define two notions of schedulability, global schedulability and local schedulability, and then present a static constraint transformation (SCT) technique. The SCT ensures that it is sufficient to check the schedulability of a task locally in a node with a local clock, since the global schedulability of the task is derived from its local schedulability through SCT. We formally prove the correctness of SCT.

• 한국정보통신학회논문지
• /
• 제26권10호
• /
• pp.1537-1544
• /
• 2022

application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.

• 한국정보통신학회논문지
• /
• 제23권7호
• /
• pp.816-821
• /
• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 한국전자파학회논문지
• /
• 제12권3호
• /
• pp.439-445
• /
• 2001

본 논문에서는 상용의 루비듐 원자시계를 이동용 기준시계로 사용시 시간오차를 최소화할 수 있는 방법을 제시하였다. 일반적으로 사용되고 있던 직선적인 보간법이 장기안정도를 고려하지 않았으나 새로운 방법에서는 시간오차를 줄이고자 장기안정도를 고려하였다. 두 가기 방식에 대한 비교측정결과, 관측시간이 1.5일 이내일때는 장기안정도를 고려한 시간오차예측이 기존의 방식에 비해 작은 시간오차가 자았다. 또한 루비듐 원자시계의 이동용 기준기로의 역할이 12시간 이내에 완료될 경우 새로운 방법은 최대시간오차가 기존 방법의 15 ns 보다 작은 10 ns 정도의 오차범위 내에서 사용 가능하다.

• 센서학회지
• /
• 제26권6호
• /
• pp.408-413
• /
• 2017

In this paper, we newly developed a byte-inverted transmission method for flicker-free visible light communication (VLC). The VLC transmitter sends original data in the former half period of the clock, and inverted data and in the latter half period of the clock. The VLC receiver receives the original data in the in the former half period of the clock. In this system, we used 480Hz clock that was generated from the 60Hz power line. The average optical power of the LED array in the transmitter is constant, thus flicker-free, in the observation time longer than the period of the clock that is about 2ms. This period is shorter than the maximum flickering time period (MFTP) of 5ms that is generally considered to be safe. This configuration is very useful in constructing indoor wireless sensor networks using LED light because it is flicker-free and does not require additional transmission channel for clock transmission.

• 한국멀티미디어학회논문지
• /
• 제8권10호
• /
• pp.1403-1410
• /
• 2005

멀티미디어, 특히 실시간 통신에서 동기화 문제는 서비스 품질과 직결된다고 할 수 있다. 본 연구에서는 MPEG-2의 시스템계층의 표준 디코더가 고정 지연요소의 경우만 고려하여 설계되어 엔코더와 디코더간의 동기화가 되지 못함을 알게 되었다. 이를 해결하기 위해 MPEG-2에 적용할 수 있는 Extended-SRTS (extended-synchronous residual-time stamp)기법을 제안했다. 이 알고리즘은 MPEG-2의 STC(system time clock)를 서비스클럭(27MHz)으로 사용하여 전송스트림과 동기 시킨다. 그 결과 주파수 드리프트, 시변망 지터 및 패킹지터 등의 영향을 개선시킬 수 있다. 또한 망 클럭의 의존도를 낮출 수 있어 종단 간에 동기화를 쉽게 하고 투명한 연결을 할 수 있어, 실시간 멀티미디어 통신 분야에 폭넓게 적용할 수 있으리라 기대한다.