• 대한수학회논문집
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• 제33권2호
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• pp.527-533
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• 2018

Let $\mathcal{X}$ be a countably generated Hilbert module over a locally $C^*$-algebra $\mathcal{A}$ in multiplier module M($\mathcal{X}$) of $\mathcal{X}$. We propose the necessary and sufficient condition such that a sequence $\{h_n:n{{\in}}\mathbb{N}\}$ in M($\mathcal{X}$) is a standard frame of multipliers in $\mathcal{X}$. We also show that if T in $b(L_{\mathcal{A}}(\mathcal{X}))$, the space of bounded maps in set of all adjointable maps on $\mathcal{X}$, is surjective and $\{h_n:n{{\in}}\mathbb{N}\}$ is a standard frame of multipliers in $\mathcal{X}$, then $\{T{\circ}h_n:n{\in}\mathbb{N}}$ is a standard frame of multipliers in $\mathcal{X}$, too.

• 대한수학회보
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• 제58권2호
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• pp.461-479
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• 2021

This paper includes a general version of Bessel multipliers in Hilbert C∗-modules. In fact, by combining analysis, an operator on the standard Hilbert C∗-module and synthesis, we reach so-called generalized Bessel multipliers. Because of their importance for applications, we are interested to determine cases when generalized multipliers are invertible. We investigate some necessary or sufficient conditions for the invertibility of such operators and also we look at which perturbation of parameters preserve the invertibility of them. Subsequently, our attention is on how to express the inverse of an invertible generalized frame multiplier as a multiplier. In fact, we show that for all frames, the inverse of any invertible frame multiplier with an invertible symbol can always be represented as a multiplier with an invertible symbol and appropriate dual frames of the given ones.

• 전자공학회논문지C
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• 제34C권10호
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• pp.1-7
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• 1997

This paper proposes a new real-time 2-D convolver filter architecture wihtout using any multiplier. To meet the massive amount of computations for real-time image processing, several commercial 2-D convolver chips have many multipliers occupying large VLSI area. Te proposed architecture using only one shift-and-accumulator can reduce the chip size by more than 70% of commercial 2-D convolver filter chips and can meet the real-time image processing srequirement, i.e., the standard of CCIR601. In addition, the proposed chip can be used for not only 2-D image processing but also 1-D signal processing and has bood scalability for higher speed applications. We have simulated the architecture by using VHDL models and have performed logic synthesis. We used the samsung SOG cell library (KG60K) and verified completely function and timing simulations. The implemented filter chip consists of only 3,893 gates, operates at 125 MHz and can meet the real-time image processing requirement, that is, 720*480 pixels per frame and 30 frames per second (10.4 mpixels/second).

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.