한국정보디스플레이학회 2003년도 International Meeting on Information Display
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pp.675-678
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2003
We studied the electrical characteristics of pentacene-based organic field-effect transistors (FETs) with polymethyl methacrylate (PMMA) or poly-4-vinylphenol (PVP) as the gate insulator. PMMA or PVP was spin-coated on the indium tin oxide glass substrate that serves as gate electrodes. The source-drain current dependence on the gate voltage shows the FET characteristics of the hole accumulation type. The transistor with PVP shows a higher field-effect mobility of 0.14 $cm^{2}/Vs$ compared with 0.045 $cm^{2}/Vs$ for the transistor with PMMA. The atomic force microscope (AFM) images indicate that the grain size of the pentacene on PVP is larger than that on PMMA. X-ray diffraction (XRD) patterns for the pentacene deposited on PVP exhibit a new Bragg reflection at $19.5{\pm}0.2^{\circ}$, which is absent for the pentacene on PMMA. This peak corresponds to the flat-lying pentacene molecules with less intermolecular spacing.
소자의 집적화에 필수적인 소자 분리공정에서 화학약품의 오염 문제등을 발생시키는 화학적 기계연마기술(CMP) 공정을 사용하지 않고 벌크 finFET(fin field effect transistor) 의 트랜치 구조를 형성할 수 있는 공정에 대하여 제안하였다. 사진 감광막 도포시 발생하는 두께차이와 희생층으로 사용되는 실리콘 질화막을 사용하면 에칭 공정만을 사용하여 상대적으로 표면 위로 돌출된 부분의 실리콘 산화막 층을 에칭하는 것은 물론 finFET 의 채널로 사용되는 실리콘 트랜치 구조를 한번에 형성할 수 있는 특징을 갖는다. 본 연구에서는 AZ1512 사진 감광막을 사용하여 50 나노미터급 실리콘 트랜치 구조를 형성하는 공정을 수행하였으며 그 결과를 소개한다.
Poly(3-hexylthiophene) or P3HT based organic thin film transistor (OTFT) array was fabricated on flexible poly carbonate substrates and the electrical characteristics were investigated. As the gate dielectric, a dual layer structure of polyimide-$SiO_2$ was used to improve the roughness of $SiO_2$ surface and further enhancing the device performance and also source-drain electrodes were $O_2$ plasma treated for improvement of the electrical properties, such as drain current and field effect mobility. For the active layer, polymer semiconductor, P3HT layer was printed by contact-printing and spin-coating method. The electrical properties of OTFT devices printed by both methods were evaluated for the comparison. Based on the experiments, P3HT-based OTFT array with field effect mobility of 0.02~0.025 $cm^{2}/V{\cdot}s$ and current modulation (or $I_{on}/I_{off}$ ratio) of $10^{3}\sim10^{4}$ was fabricated.
A simple doping method to fabricate a very thin channel body of the nano-scaled n-type fin field-effect-transistor (FinFET) by arsenic solid-Phase-diffusion (SPD) process is presented. Using the As-doped spin-on-glass films and the rapid thermal annealing for shallow junction, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. The n-type FinFET devices with a gate length of 20-100 nm were fabricated by As-SPD and revealed superior device scalability.
A two terminal N+/P/N+ junction device to replace the conventional selective transistor was studied as a bilateral switching device for spin transfer torque (STT) MRAM based on 3D device simulation. An N+/P/N+ junction structure with $30{\times}30nm$ area requires bi-directional current flow enough to write a data by a drain induced barrier lowering (DIBL) under a reverse bias at N+/P (or P/N+ junction), and high current on/off ratio of 106. The SiGe materials are widely used in hetero-junction bipolar transistors, bipolar compensation metal-oxide semiconductors (BiCMOS) since the band gap of SiGe materials can be controlled by changing the fraction and the strain epilayers, and the drift mobility is increased with the increasing Ge content. In this work, N+/P/N+ SiGe material based junction provides that drive current is increased from 40 to $130{\mu}A$ by increased Ge content from 10~80%. When Ge content is about 20%, the drive current density of SiGe device substantially increased to 2~3 times better than Si-based junction device in case of 28 nm P length, which is sufficient current to operation of STT-MRAM.
Indium oxide nanocrystals ($In_2O_3$ NCs) with sizes of 5.5 nm-10 nm were synthesized by hot injection of the mixture precursors, indium acetate and oleic acid, into alcohol solution (1-octadecanol and 1-octadecence mixture). Field emission transmission electron microscopy (FE-TEM), High resolution X-Ray diffraction (X-ray), Nuclear magnetic resonance (NMR), and Fourier transform infrared spectroscopy (FT-IR) were employed to investigate the size, surface molecular structure, and crystallinity of the synthesized $In_2O_3$ NCs. When covered by oleic acid as a capping group, the $In_2O_3$ NCs had a high crystallinity with a cubic structure, demonstrating a narrow size distribution. A high mobility of $2.51cm^2/V{\cdot}s$ and an on/off current ratio of about $1.0{\times}10^3$ were observed with an $In_2O_3$ NCs thin film transistor (TFT) device, where the channel layer of $In_2O_3$ NCs thin films were formed by a solution process of spin coating, cured at a relatively low temperature, $350^{\circ}C$. A size-dependent, non-monotonic trend on electron mobility was distinctly observed: the electron mobility increased from $0.43cm^2/V{\cdot}s$ for NCs with a 5.5 nm diameter to $2.51cm^2/V{\cdot}s$ for NCs with a diameter of 7.1 nm, and then decreased for NCs larger than 7.1 nm. This phenomenon is clearly explained by the combination of a smaller number of hops, a decrease in charging energy, and a decrease in electronic coupling with the increasing NC size, where the crossover diameter is estimated to be 7.1 nm. The decrease in electronic coupling proved to be the decisive factor giving rise to the decrease in the mobility associated with increasing size in the larger NCs above the crossover diameter.
최근, 비정질 산화물 반도체 thin film transistor (TFT)는 수소화된 비정질 실리콘 TFT와 비교하여 높은 이동도와 큰 on/off 전류비, 낮은 구동 전압을 가짐으로써 빠른 속도가 요구되는 차세대 투명 디스플레이의 TFT로 많은 연구가 진행되고 있다. 한편, 기존의 Thin-Film-Transistor 제작 시 우수한 박막을 얻기 위해서는 $500^{\circ}C$ 이상의 높은 열처리 온도가 필수적이며 이는 유리 기판과 플라스틱 기판에 적용하는 것이 적합하지 않고 높은 온도에서 수 시간 동안 열처리를 수행해야 하므로 공정 시간 및 비용이 증가하게 된다는 단점이 있다. 이러한 점을 극복하기 위해 본 연구에서는 간단하고, 낮은 제조비용과 대면적의 박막 증착이 가능한 용액공정을 통하여 박막 트랜지스터를 제작하였으며 thermal 열처리와 microwave 열처리 방식에 따른 전기적 특성을 비교 및 분석하고 각 열처리 방식의 열처리 온도 및 조건을 최적화하였다. P-type bulk silicon 위에 산화막이 100 nm 형성된 기판에 spin coater을 이용하여 Al-Zn-Sn-O 박막을 형성하였다. 그리고, baking 과정으로 $180^{\circ}C$의 온도에서 10분 동안의 열처리를 실시하였다. 연속해서 Photolithography 공정과 BOE (30:1) 습식 식각 과정을 이용해 활성화 영역을 형성하여 소자를 제작하였다. 제작 된 소자는 Junctionless TFT 구조이며, 프로브 탐침을 증착 된 채널층 표면에 직접 접촉시켜 소스와 드레인 역할을 대체하여 동작시킬 수 있어 전기적 특성을 간단하고 간략화 된 공정과정으로 분석할 수 있는 장점이 있다. 열처리 조건으로는 thermal 열처리의 경우, furnace를 이용하여 $500^{\circ}C$에서 30분 동안 N2 가스 분위기에서 열처리를 실시하였고, microwave 열처리는 microwave 장비를 이용하여 각각 400 W, 600 W, 800 W, 1000 W로 15분 동안 실시하였다. 그 결과, furnace를 이용하여 열처리한 소자와 비교하여 microwave를 통해 열처리한 소자에서 subthreshold swing (SS), threshold voltage (Vth), mobility 등이 비슷한 특성을 내는 것을 확인하였다. 따라서, microwave 열처리 공정은 향후 저온 공정을 요구하는 MOSFET 제작 시의 훌륭한 대안으로 사용 될 것으로 기대된다.
In this work, improvement of mechanical and electrical properties of gate dielectric layer for flexible organic thin film transistor (OTFT) devices was investigated. In order to increase the mechanical flexibility of PVP (poly(4-vinyl phenol) organic gate dielectric, a very thin inorganic $HfO_2$ layers with the thickness of $5{\sim}20nm$ was inserted in between the spin-coated PVP layers. Insertion of the inorganic $HfO_2$ in the laminated organic/inorganic structure of PVP/$HfO_2$/PVP layer led to a dramatic reduction in the leakage current compared to the pure PVP layer. Under repetitive cyclic bending, the leakage current density of the laminated PVP/$HfO_2$/PVP layer with the thickness of 20-nm $HfO_2$ layer was not changed, while that of the single PVP layer was increased significantly. Mechanical flexibility tests of the OTFT devices by cyclic bending with 5 mm bending radius indicated that the leakage current of the laminated PVP/$HfO_2$(20 nm)/PVP gate dielectric in the device structure was also much smaller than that of the single PVP layer.
Organic field-effect transistor가 실제 전자 장치에 쓰이기 위해서는 유기반도체 용액공정용 미세 패터닝 기술이 요구된다. 본 연구에서는 기존의 스핀 코팅 방법보다 미세 패턴을 형성할 수 있는 소프트 리소그래피 방법이 더 우수한 전기적 특성을 가질 수 있다는 것을 확인하기 위해 비교 분석하였다. Compact Disc 표면의 나노 패턴을 이용하여 유연한 마스터 몰드를 제작하였고, 650 nm 폭의 2,7-Dioctyl [1] benzothieno [3,2-b] [1] benzo thiophene (C8-BTBT) 나노 와이어를 얻었다. 그 결과 소프트 리소그래피 방법을 이용해 제작된 소자 이동도는 0.086 cm2/Vs이며, 스핀 코팅으로 만들어진 소자 이동도는 0.0036 cm2/Vs으로 소프트 리소그래피 방법으로 제작된 소자가 약 20배 이상 높은 이동도와 더 우수한 전기적 성능을 보였다.
최근 flexible OLED의 구동에 사용하기 위한 유기박막트랜지스터(Organic Thin Film Transistor, OTFT)의 연구에서는 용매에 용해되어 spin coating이 가능한 재료의 개발에 관심을 두고 있다. 현재 pentacene으로는 아직 spin coating으로 제작할 수 있는 상용화된 제품이 없고 spin coating이 가능한 활성층 물질(active material)로 P3HT가 쓰이고 있다. 본 연구에서는 용해 가능한 P3HT 활성층 물질과 여러 종류의 용해 가능한 게이트 절연물(gate insulator, Gl)을 사용하여 안정된 소자를 구현할 수 있는 공정을 개발하는 목적으로 metal-insulator-semironductor(MIS) 소자를 제작하여 C-V 특성을 측정하고 분석하였다. 먼저 7mm${\times}$7mm 크기의 pyrex glass 시편 위에 바닥 전극으로 $1600{\AA}$ Au을 증착하고 spin coating 방식을 이용하여 PVP, PVA, PVK, BCB, Pl의 5종류의 게이트 절연층을 각각 형성하였고 그 위에 같은 방법으로 P3HT를 코팅하였다. P3HT 코팅 시 bake 공정의 유무와 spin rpm의 변화에 따른 P3HT의 두께를 측정하였다. Gl의 종류별로 주파수에 따른 capatltancc를 측정하여 비교, 분석하였다. C-V 측정 결과 PVP, PVA, PVK, BCB, Pl의 단위 면적당 capacitance 값은 각각 1.06, 2.73, 2.94, 3.43, $2.78nF/cm^2$로 측정되었다. Threshold voltage, $V_{th}$는 각각 -0.4, -0.7, -1.6, -0.1, -0.2V를 나타냈다. 주파수에 따른 capacitance 변화율을 측정한 결과 Gl 물질 모두 주파수가 높을수록 capacitance가 점점 감소하는 경향을 보였으나 1${\sim}$2nF 이내의 범위에서 작은 변화율만 나타냈다. P3HT의 두께와 bake 온도를 변화시켜 C-V 값을 측정한 결과 차이는 없었다. FE-SEM으로 관찰한 결과에서도 두께나 온도에 따른 P3HT의 표면 morphology 차이를 확인할 수 없었다. 본 연구에서 PVK와 P3HT의 조합이 수율(yield)면에서 가장 안정적이면서 $3.43\;nF/cm^2$의 가장 높은 capacitance 값을 나타내고 $V_{th}$ 값 또한 -1.6V로 가장 낮은 값을 보였다.
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[게시일 2004년 10월 1일]
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