• 한국진공학회지
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• 제18권4호
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• pp.302-309
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• 2009

쇼트키 장벽 관통 트랜지스터에 실리콘 나노점을 부유 게이트로 사용하는 비휘발성 메모리 소자를 제작하였다. 소스/드레인 영역에 어븀 실리사이드를 형성하여 쇼트키 장벽을 생성하였으며, 디지털 가스 주입의 저압 화학 기상 증착법으로 실리콘 나노점을 형성하여 부유 게이트로 이용하였다. 쇼트키 장벽 관통 트랜지스터의 동작 상태를 확인하였으며, 게이트 전압의 크기 및 걸어준 시간에 따른 트랜지스터의 문턱전압의 이동을 관찰함으로써 비휘발성 메모리 특성을 측정하였다. 초기 ${\pm}20\;V$의 쓰기/지우기 동작에 따른 메모리 창의 크기는 ${\sim}5\;V$ 이었으며, 나노점에 충분한 전하 충전을 위한 동작 시간은 10/50 msec 이었다. 그러나 메모리 창의 크기는 일정 시간이 지난 후에 0.4 V로 감소하였다. 이러한 메모리 창의 감소 원인을 어븀 확산에 따른 결과로 설명하였다. 본 메모리 소자는 비교적 안정한 쓰기/지우기 내구성을 보여주었으나, 지속적인 쓰기/지우기 동작에 따라 수 V의 문턱전압 이동과 메모리 창의 감소를 보여주었다. 본 실험 결과를 가지고 실리콘 나노점 부유게이트가 쇼트키 장벽 트랜지스터 구조에 접목 가능하여 초미세 비휘발성 메모리 소자로 개발 가능함을 확인하였다.

• 한국재료학회지
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• 제4권1호
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• pp.81-89
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• 1994

전자빔 증착법을 사용하여 10nm두께의 Ti과 18nm두께의 Co를 Si(100)기판에 증착한 후, $N_{2}$분위기에서 $900^{\circ}C$, 20초 급속 열처리하여, Co/Ti 이중금속박막의 역전을 유도함으로서 $CoSi_{2}$박막을 형성하였다. 4점 탐침기로 측정한 면저항은 3.9Ω/ㅁ 었으며, 열처리 시간을 증가해도 이값은 유지하여 열적 안정성을 나타내었다. XRD 결과는 형성된 실리사이드는 기판과 에피관계를 갖는 $CoSi_{2}$상 임을 보였으며, SEM 사진은 평탄한 표면을 나타내었다. 단면 TEM 사진은 기판위에 형성된 박막층은 70nm 두께의 $CoSi_{2}$ 에피박막과 그위에 두개의 C0-Ri-Si합금층등 세개의 층으로 되어 있음을 보였다. AES 분석은, 기판상의 자연산화막을 형성할 수 있었음을 보여주었다. AES분석은, 기판상의 잔연산화막이 열처리초기, Ti에 의해 제거된후 Co가 원자적으로 깨끗한 Si기판에 확산하여 $CoSi_{2}$에피박막을 형성할 수 있었음을 보여주었다. $700^{\circ}C$, 20초 + $900^{\circ}C$, 20초 이중 열처리를 한 경우, $CoSi_{2}$결정성장으로 면저항값은 약간 낮아졌으나, 박막의 표면과 계면이 거칠었다. 이 $CoSi_{2}$에피박막의 실제 소자에의 적용방안과 막의 역전을 통한 에피박막형성의 기제를 열역학 및 kinetics 관점에서 고찰하였다.

• 마이크로전자및패키징학회지
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• 제17권2호
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• pp.55-61
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• 2010

탄탈륨실리사이드 히터가 내장된 소자를 Ag 페이스트와 Au SBB(Stud Bump Bonding)를 이용하여 Au가 코팅 된 기판에 각각 접합 하였다. 전단 테스트와 전류를 흐르면서 열 성능을 측정하였다. Au 스터드 범프 본딩의 최적 플립칩 접합조건은 전단 후 파괴면 관찰하여 설정하였으며, 기판 온도를 $350^{\circ}C$, 소자 온도를 $250^{\circ}C$에서 하중을 300 g/bump 로 하여 접합하는 경우가 최적 조건이였다. 히터에 5 W 인가시 소자의 온도는 Ag 페이스트를 이용한 접합의 경우 최대 온도는 약 $50^{\circ}C$이었으며, Au 금속층을 갖고 있는 실리콘 기판에 Au 스터드 본딩으로 접합된 인 경우 약 $64^{\circ}C$를 나타내었다. 기판과의 접촉면적이 와이어본딩과 Au 스터드 범프 본딩 가 약 300배가 차이가 나는 경우 약 $14^{\circ}C$ 차이를 나타내었고, 전사모사를 통하여 접합면의 접촉저항이 중요한 이유임을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.362-362
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• 2014

Atomic layer deposition (ALD) can be regarded as a special variation of the chemical vapor deposition method for reducing film thickness. ALD is based on sequential self-limiting reactions from the gas phase to produce thin films and over-layers in the nanometer scale with perfect conformality and process controllability. These characteristics make ALD an important film deposition technique for nanoelectronics. Tantalum pentoxide ($Ta_2O_5$) has a number of applications in optics and electronics due to its superior properties, such as thermal and chemical stability, high refractive index (>2.0), low absorption in near-UV to IR regions, and high-k. In particular, the dielectric constant of amorphous $Ta_2O_5$ is typically close to 25. Accordingly, $Ta_2O_5$ has been extensively studied in various electronics such as metal oxide semiconductor field-effect transistors (FET), organic FET, dynamic random access memories (RAM), resistance RAM, etc. In this experiment, the variations of chemical and interfacial state during the growth of $Ta_2O_5$ films on the Si substrate by ALD was investigated using in-situ synchrotron radiation photoemission spectroscopy. A newly synthesized liquid precursor $Ta(N^tBu)(dmamp)_2$ Me was used as the metal precursor, with Ar as a purging gas and $H_2O$ as the oxidant source. The core-level spectra of Si 2p, Ta 4f, and O 1s revealed that Ta suboxide and Si dioxide were formed at the initial stages of $Ta_2O_5$ growth. However, the Ta suboxide states almost disappeared as the ALD cycles progressed. Consequently, the $Ta^{5+}$ state, which corresponds with the stoichiometric $Ta_2O_5$, only appeared after 4.0 cycles. Additionally, tantalum silicide was not detected at the interfacial states between $Ta_2O_5$ and Si. The measured valence band offset value between $Ta_2O_5$ and the Si substrate was 3.08 eV after 2.5 cycles.

• 한국재료학회지
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• 제4권2호
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• pp.143-151
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• 1994

$(PbZr_{52},Ti_{48})O_{3}$인 composite ceramic target을 사용하여 R. F. 마그네트론 스퍼터링 방법으로 기판온도 $300^{\circ}C$에서 Pt/Ti/Si 기판위에 PZT 박막을 증착하였다. 페롭스 카이트 PZT박막을 얻기 위하여 PbO분위기에서 로열처리를 행하였다. 하부전극으로 Pt를 사용하였으며 Pt(205$\AA$)/Ti(500 $\AA$)/Si 및 Pt(1000$\AA$)/Ti(500$\AA$)/Si기판을 준비하여 Pt두께화 Ti층이 산소의sink로 작용함으로서 이를 가속화하였다. Ti층의 상부는 산소의 확산으로 인하여 TiOx층으로 변태하였고 하부는 in diffused Pt와 함께 실리사이드층을 형성하였다. TiOx 층의 형성은PZT층의 방향성에 영향을 주었다. 유전상수 (10kHz), 누설전류, 파괴전압, 잔류분극 및 항전계는 각각 571, 32,65$\mu A /\textrm{cm}^2$, 0.40MV/cm, 3.3$\mu C /\textrm{cm}^2$, 0.15MV/cm이었다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.27-36
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• 2006

약 10%이하의 Pt 또는 Ir 첨가시켜 니켈모노실리싸이드를 고온에서 안정화 시키는 것이 가능한지 확인하기 위해서 활성화영역을 가정한 단결정 실리콘 웨이퍼와 게이트를 상정한 폴리 실리콘 웨이퍼 전면에 Ni, Pt, Ir을 열증착기로 성막하여 10 nm-Ni/l nm-Pt/(poly)Si, 10 nm-Ni/l nm-Ir/(poly)Si 구조를 만들었다. 준비된 시편을 쾌속 열처리기를 이용하여 40초간 실리사이드화 열처리 온도를 $300^{\circ}C{\sim}1200^{\circ}C$ 범위에서 변화시켜 두께 50nm의 실리사이드를 완성하였다. 완성된 Pt와 Ir이 첨가된 니켈실리사이드의 온도별 전기저항변화, 두께변화, 표면조도변화, 상변화, 성분변화를 각각 사점전기저항측정기와 광발산주사전자현미경, 주사탐침현미경, XRD와 Auger depth profiling으로 각각 확인하였다. Pt를 첨가한 결과 기판 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 $700^{\circ}C$ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제가 있었다. Ir을 삽입한 경우는 단결정 실리콘 기판에서는 $500^{\circ}C$ 이상에서의 NiSi와 동일하게 $1200^{\circ}C$까지 안정한 저저항을 보여서 Ir이 효과적으로 Ni(Ir)Si 형태로 $NiSi_{2}$로의 상변태를 적극적으로 억제하는 특성을 보이고 있었고, 다결정 기판에서는 $850^{\circ}C$까지 효과적으로 NiSi의 고온 안정성을 향상시킬 수 있었다.

• 반도체디스플레이기술학회지
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• 제6권3호
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• pp.19-23
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• 2007

The NiSi is very promising candidate for the metallization in 45 nm CMOS process such as FUSI(fully silicided) gate and source/drain contact because it exhibits non-size dependent resistance, low silicon consumption and mid-gap workfunction. Ni film was first deposited by using ALD (atomic layer deposition) technique with Bis-Ni precursor and $H_2$ reactant gas at $220^{\circ}C$ with deposition rate of $1.25\;{\AA}/cycle$. The as-deposited Ni film exhibited a sheet resistance of $5\;{\Omega}/{\square}$. RTP (repaid thermal process) was then performed by varying temperature from $400^{\circ}C$ to $900^{\circ}C$ in $N_2$ ambient for the formation of NiSi. The process temperature window for the formation of low-resistance NiSi was estimated from $600^{\circ}C$ to $800^{\circ}C$ and from $700^{\circ}C$ to $800^{\circ}C$ with and without Ti capping layer. The respective sheet resistance of the films was changed to $2.5\;{\Omega}/{\square}$ and $3\;{\Omega}/{\square}$ after silicidation. This is because Ti capping layer increases reaction between Ni and Si and suppresses the oxidation and impurity incorporation into Ni film during silicidation process. The NiSi films were treated by additional thermal stress in a resistively heated furnace for test of thermal stability, showing that the film heat-treated at $800^{\circ}C$ was more stable than that at $700^{\circ}C$ due to better crystallinity.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.55-60
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• 2012

고효율, 저가격의 태양전지를 위해 습식공정 중 하나인 Ni-P 무전해 도금을 이용한 실리콘 태양전지 웨이퍼를 열처리에 따른 4점굽힘시험을 통해 정량적인 계면 접착에너지를 평가하였다. 실험 결과 실리콘 태양전지 웨이퍼와 Ni-P 박막 사이의 계면접착에너지는 $14.83{\pm}0.76J/m^2$이며, 후속 열처리에 따른 실리콘 태양전지 웨이퍼와 Ni-P 무전해 도금은 $300^{\circ}C$ 처리 시 $12.33{\pm}1.16J/m^2$, $600^{\circ}C$ 처리 시 $10.83{\pm}0.42J/m^2$로써 전반적으로 높은 계면접착에너지를 가지나 열처리 온도가 증가할수록 계면접착에너지가 서서히 감소하였다. 4점굽힘시험 후 박리된 파면의 미세구조를 관찰 및 분석하여 내부의 파괴경로를 확인하였으며, X-선 광전자 분광법을 통하여 표면화학 결합상태를 분석한 결과 열처리 시 Ni-O와 Si-O 형태의 결합이 존재하여 약한 계면을 형성하기 때문인 것으로 판단된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.133-133
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• 2008

Recently, as the down-scailing of field-effect transistor devices continues, Schottky-barrier field-effect transistors (SB-FETs) have attracted much attention as an alternative to conventional MOSFETs. SB-FETs have advantages over conventional devices, such as low parasitic source/drain resistance due to their metallic characteristics, low temperature processing for source/drain formation and physical scalability to the sub-10nm regime. The good scalability of SB-FETs is due to their metallic characteristics of source/drain, which leads to the low resistance and the atomically abrupt junctions at metal (silicide)-silicon interface. Nevertheless, some reports show that SB-FETs suffer from short channel effect (SCE) that would cause severe problems in the sub 20nm regime.[Ouyang et al. IEEE Trans. Electron Devices 53, 8, 1732 (2007)] Because source/drain barriers induce a depletion region, it is possible that the barriers are overlapped in short channel SB-FETs. In order to analyze the SCE of SB-FETs, we carried out systematic studies on the Schottky barrier overlapping in short channel SB-FETs using a SILVACO ATLAS numerical simulator. We have investigated the variation of surface channel band profiles depending on the doping, barrier height and the effective channel length using 2D simulation. Because the source/drain depletion regions start to be overlapped each other in the condition of the $L_{ch}$~80nm with $N_D{\sim}1\times10^{18}cm^{-3}$ and $\phi_{Bn}$ $\approx$ 0.6eV, the band profile varies as the decrease of effective channel length $L_{ch}$. With the $L_{ch}$~80nm as a starting point, the built-in potential of source/drain schottky contacts gradually decreases as the decrease of $L_{ch}$, then the conduction and valence band edges are consequently flattened at $L_{ch}$~5nm. These results may allow us to understand the performance related interdependent parameters in nanoscale SB-FETs such as channel length, the barrier height and channel doping.

• 한국재료학회지
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• 제3권2호
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• pp.158-165
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• 1993

실리콘박막의 상부에 고상반응에 의해 형성된 TiS$i_2$ 박막의 응집 거동에 미치는 기판 실리콘의 영향을 조사했다. 폴리실리콘과 어몰퍼스실리콘을 증착상태 또는 어닐링한 상태엣 TiS$i_2$를 형성시키고 90$0^{\circ}C$열처리에 따른 TiS$i_2$의 면저항값의 변화를 조사하고 XRD, SEM 및 TEM에 의한 실리콘의 조직관찰을 행했다. TiS$i_2$응집은 어몰퍼스실리콘 위의 경우가 더욱 심했다. 폴리실리콘을 어닐링하면 TiS$i_2$의 응집은 억제되며 고온에서 어닐링할수록 그 효과가 현저했다. 이는 폴리실리콘의 입도 변화보다는 증착시 존재하는 결함들이 열처리에 의해 감소된 때문이다. 폴리실리콘의 경우는 어닐링 전후에 상관없이 (110)집합조직인 주상정 조직을 갖고 있다. 어몰퍼스실리콘을 결정화시킨 경우는 (111)집합조직를 갖는 등축정 조직을 나타내었다. 실리콘의 표면에너지가 낮은 (111)면이TiS$i_2$ 막의 하부 폴리실리콘에 많이 존재할수록 응집은 촉진된다.