• E2M - 전기 전자와 첨단 소재
• /
• 제10권6호
• /
• pp.519-527
• /
• 1997

The micro crack was occurred where the stress concentrated by the thermal stress which was induced during the cooling period after molding process or by the various reliability tests. In order to estimate the possibility of development from inside micro crack to outside fracture, the fracture toughness of EMC should be measured under the various applicable condition. But study was conducted very rarely for the above area. In order to provide a was to decide the fracture resistance of EMC (Epoxy Molding Compound) of plastic package which is produced by using transfer molding method, measuring fracture is studied. The specimens were made with various EMC material. The diverse combination of test conditions, such as different temperature, temperature /humidity conditions, different filler shapes, and post cure treatment, were tried to examine the effects of environmental condition on the fracture toughness. This study proposed a way which could improve the reliability of LOC(Lead On Chip) type package by comparing the measured $J_{IC}$ of EMC and the calculated J-integral value from FEM(Finite Element Method). The measured $K_{IC}$ value of EMC above glass transition temperature dropped sharply as the temperature increased. The $K_{IC}$ was observed to be higher before the post cure treatment than after the post cure treatment. The change of $J_{IC}$ was significant by time change. J-integral was calculated to have maximum value the angle of the direction of fracture at the lead tip was 0 degree in SOJ package and -30 degree in TSOP package. The results FEM simulation were well agreed with the results of measurement within 5% tolerance. The package crack was proved to be affected more by the structure than by the composing material of package. The structure and the composing material are the variables to reduce the package crack.ack.

• 정보처리학회논문지B
• /
• 제10B권7호
• /
• pp.815-822
• /
• 2003

지문영상의 품질 향상과 특징점 정합은 자동 지문인식 시스템의 중요한 두 단계이다. 본 논문에서는 특징점의 연결정보를 사용한 지문인식 기법을 제안한다. 인식 과정은 전처리와 특징점 추출, 그리고 특징점 pairing을 기반으로 한 정합의 세 단계로 이루어져 있다. 정확성을 위해 세선화된 이미지로부터 지문의 특징점을 추출한 후에, 특징점의 연결정보를 사용한 정합과정을 소개한다. 특징점 정합과정에서 연결정보를 사용하는 것은 간단하지만 정확한 방법이며, 두 지문의 비교단계에서 낮은 비용으로 기준 특징점 쌍을 선택하는 문제를 해결해 준다. 알고리즘은 지문의 회전과 이동에 무관하다. 정합 알고리즘은 반도체 칩방식 지문 입력장치로부터 획득한 500개의 지문영상으로 실험하였으며, 실험 결과는 기존 방법보다 오인식율은 줄어들고 정확도는 증가하였음을 보여준다.

• 한국컴퓨터정보학회지
• /
• 제14권1호
• /
• pp.265-271
• /
• 2006

F-HMIPv6(Fast-Hierarchical Mobile IP version 6) 네트워크에서는 단말의 이동을 관리하기 위해 MAP(Mobility Anchor Point)를 사용한다. 현재는 매크로 핸드오프 발생 시 단말로부터 가장 멀리 떨어져있는 MAP을 선택하는 기법을 사용하고 있다. 그러나 이 경우 하나의 큰 MAP으로 전체 부하가 몰리는 문제와 이동 단말과 MAP간의 긴 거리로 인해 통신 비용이 증가하는 문제가 있다. 이 연구에서는 단말의 이동속도와 패킷 전송률을 고려하여 통신 비용을 최소화 하는 비용 효율적인 MAP을 선택 기법을 제안한다. 이를 위해 통신 비용을 바인딩 업데이트 비용과 데이터 패킷 전달 비용으로 구분하고 이 통신 비용을 최소화하는 MAP의 크기를 수식으로 표현한다.

• 한국정보기술학회논문지
• /
• 제16권11호
• /
• pp.61-68
• /
• 2018

도플러 레이더에 응용할 목적으로 전압제어 발진기와 주파수 혼합기가 합쳐진 10.525GHz 자체발진 혼합기 반도체 IC 칩을 실리콘 CMOS 기술을 이용하여 설계하였다. 자체발진 혼합기에 포함된 p-코어 형태의 VCO는 송신신호에 포함된 잡음을 최소화한다. 이 잡음 최소화는 센싱 가능 거리를 늘여서 움직임 감지센서의 도달거리와 도달감도에 유리한 방향으로 작용한다. 위상잡음에 대한 시뮬레이션 결과 P-코어로 설계된 VCO는 1MHz 오프셋에서 -106.008dBc/Hz, 25MHz 오프셋에서 -140.735dBc/Hz의 잡음특성을 가짐으로써 N-코어 및 NP-코어로 설계된 VCO에 비하여 우수한 잡음 특성을 보였다. 본 연구에 의한 p-코어로 설계된 VCO를 이용하여 자체 발진 혼합기를 구현한다면 도달거리와 도달감도가 우수한 움직임 감지센서를 제작할 수 있을 것이다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.75-85
• /
• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 청정기술
• /
• 제29권4호
• /
• pp.255-261
• /
• 2023

파워반도체는 전력의 변환, 변압, 분배 및 전력제어 등을 감당하는데 사용되는 반도체이다. 최근 세계적으로 고전압 파워반도체의 수요는 다양한 산업분야에 걸쳐 증가하고 있는 추세이며 해당 산업에서는 고전압 IGBT 부품의 최적화 연구가 절실한 상황이다. 고전압 IGBT개발을 위해서 wafer의 저항값 설정과 주요 단위공정의 최적화가 완성칩의 전기적특성에 큰 변수가 되며 높은 항복전압(breakdown voltage) 지지를 위한 공정 및 최적화 기술 확보가 중요하다. 식각공정은 포토리소그래피공정에서 마스크회로의 패턴을 wafer에 옮기고, 감광막의 하부에 있는 불필요한부분을 제거하는 공정이고, 이온주입공정은 반도체의 제조공정 중 열확산기술과 더불어 웨이퍼 기판내부로 불순물을 주입하여 일정한 전도성을 갖게 하는 과정이다. 본 연구에서는 IGBT의 3.3 kV 항복전압을 지지하는 ring 구조형성의 중요한 공정인 field ring 식각실험에서 건식식각과 습식식각을 조절해 4가지 조건으로 나누어 분석하고 항복전압확보를 위한 안정적인 바디junction 깊이형성을 최적화하기 위하여 TEG 설계를 기초로 field ring 이온주입공정을 4가지 조건으로 나누어 분석한 결과 식각공정에서 습식 식각 1스텝 방식이 공정 및 작업 효율성 측면에서 유리하며 링패턴 이온주입조건은 도핑농도 9.0E13과 에너지 120 keV로, p-이온주입 조건은 도핑농도 6.5E13과 에너지 80 keV로, p+ 이온주입 조건은 도핑농도 3.0E15와 에너지 160 keV로 최적화할 수 있었다.

• 마이크로전자및패키징학회지
• /
• 제17권4호
• /
• pp.49-60
• /
• 2010

최근 휴대폰, PDA 등과 같은 모바일 전자 기기들의 사용이 급증하면서 다기능, 고성능, 초소형의 패키지가 시장에서 요구되고 있다. 따라서 사용되는 패키지의 크기도 더 작아지고 얇아지고 있다. 패키지에 사용되는 실리콘 다이 및 기판의 두께가 점점 얇아지면서 휨 변형, 크랙 발생, 및 기타 여러 신뢰성 문제가 크게 대두되고 있다. 이러한 신뢰성 문제는 서로 다른 패키지 재료의 열팽창계수의 차이에 의하여 발생된다. 따라서 초박형의 패키지의 경우 적절한 패키지물질과 두께 및 크기 등의 선택이 매우 중요하다. 본 논문에서는 현재 모바일 기기에 주로 사용되고 있는 CABGA, fcSCP, SCSP 및 MCP (Multi-Chip Package) 패키지에 대하여 휨과 응력의 특성을 수치해석을 통하여 연구하였다. 특히 휨 현상에 영향을 줄 수 있는 여러 중요 인자들, 즉 EMC 몰드의 두께 및 물성(탄성계수 및 열팽창 계수), 실리콘 다이의 두께와 크기, 기판의 물성 등이 휨 현상에 미치는 영향을 전반적으로 고찰하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 휨 해석 결과 가장 큰 휨 값을 보인 SCSP에 대하여 실험계획법의 반응표면법을 이용하여 휨이 최소화되는 최적 조합을 구하였다. SCSP 패키지에서 휨에 가장 큰 영향을 미치는 인자는 EMC 두께 및 열팽창 계수, 기판의 열팽창계수, 그리고 실리콘 다이의 두께였다. 궁극적으로 최적화 해석을 통하여 SCSP의 휨을 $10{\mu}m$로 줄일 수 있음을 알 수 있었다.

• 전기화학회지
• /
• 제5권3호
• /
• pp.125-130
• /
• 2002

다공성 그물구조 금속을 반도체 칩 방열재료로써 활용하기 위한 실험을 실시하였다. 이를 위해 다공성 그물구조 구리와 반도체 칩 사이의 열팽창 차이를 최소화하기 위한 시도로써 다공성 구리에 대한 Fe/Ni 합금전착을 수행하였다. Fe/Ni 합금전착 실험으로 표준 Hull Cell을 구성하고 전류밀도 분포에 따른 Fe/Ni 합금층 내의 조성변화를 관찰하였으며, 실험결과 합금전착시 이상공석현상으로 인하여 전해액의 교반정도에 따라 합금층 조성이 크게 영향을 받는 것으로 나타났다. 본 실험에서는 paddle type 교반기를 사용하여 전해질의 확산을 제어하는 방법으로 원하는 조성의 Fe/Ni 합금층을 얻을 수 있었으며, 얻어진 Fe/Ni 후막을 대상으로 TMA 열분석을 실시한 결과 구리에 비해 훨씬 낮은 열팽창율을 보이는 것으로 나타났다. 또한, 본 실험에서 Fe/Ni 합금전착을 통하여 제작한 다공성 그물구조 금속을 대상으로 방열성능을 측정한 결과 구리 평판 대비 최대 2배 이상의 방열성능을 보여 반도체 칩 방열재료로의 활용 가능성을 높여 주었다.

• 한국광학회지
• /
• 제6권3호
• /
• pp.188-200
• /
• 1995

파장 13nm의 연 X-선을 사용하여 초고밀도 반도체 칩을 네작할 수 있는 고분해능의 투사 결상용 2-반사경계(배율=1)을 설계하였다. 등배율(1:1)의 광학계는 holosymmetric system으로 구성하였을 때 코마와 왜곡수차가 완전히 제거되는 이점을 갖는다. 2-반사경 holosymmetric system에서 추가적으로 구면수차를 제거하기 위해 두 반사경을 동일한 포물면으로 만들고 두 반사경 사이 거리를 조절하여 비점수차와 Petzval 합이 상쇄되게 함으로써 상면만곡 수차를 보정하였다. 이렇게 구한 aplanat flat-field 포물면 2-반사경 holosymmetric system은 크기가 작고 광축회전대칭의 간단한 구조를 가지면 중앙부 차폐가 아주 작다는 특징을 갖고 있다. 이 반사경계에 대해 잔류 수차, spot diagrams, 회절효과가 고려된 NTF의 분석 등을 통해 연 X-선 리소그라피용 투사 광학계로서의 성능이 조사된 결과, $0.25\mum$및. $0.18\mum$의 해상도가 얻어지는 상의 최대 크기가 각각 4.0mm, 2.5mm로 구해졌고 초점심도는 각각 $2.5.\mu$m, $2.4.\mum$로 얻어졌다. 그러므로 이 반사경계는 256Mega DRAM 및 1Giga DRAM의 반도체 칩 제작의 연구에 응용될 수 있다.

• 마이크로전자및패키징학회지
• /
• 제19권2호
• /
• pp.7-15
• /
• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.