• 대한전자공학회논문지SD
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• 제39권8호
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• pp.74-83
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• 2002

대규모 VLSI 시스템을 설계하는 경우 스캔 플립플롭(이하 셀)을 채택한 스캔 테스트 방법을 사용하여 IC 칩의 테스트를 용이하게 한다. 이러한 경우 스캔체인에서의 스캔 셀들의 연결 순서는 물리적 설계과정인 셀들의 배치가 완료된 후 결정하여도 무방하다. 본 논문에서는 이러한 사실을 이용하여 스캔 셀간의 연결선의 길이가 작도록 이들의 순서를 조정하는 방법을 제안한다. 특히 본 논문에서 제안하는 방법은 스캔 셀들이 클럭 도메인별로 그룹화되어 있을 경우 이들의 순서를 결정하기 위하여 새롭게 제시되는 방법으로 기존의 재구성 방법에 비하여 약 13.6%의 배선길이를 절약할 수 있다. 또한, 스캔 셀 순서에 대한 여러 다양한 제약에 대하여 효율적으로 셀들의 순서를 재구성할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.582-594
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• 2016

Various test data compression techniques have been developed to reduce the test costs of system-on-a-chips. In this paper, a scan chain reordering algorithm for code-based test data compression techniques is proposed. Scan cells within an acceptable relocation distance are ranked to reduce the number of conflicts in all test patterns and rearranged by a positioning algorithm to minimize the routing overhead. The proposed method is demonstrated on ISCAS '89 benchmark circuits with their physical layout by using a 180 nm CMOS process library. Significant improvements are observed in compression ratio and test power consumption with minor routing overhead.

• Journal of Electrical Engineering and Technology
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• 제3권1호
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• pp.130-134
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• 2008

The increasing size of very large scale integration (VLSI) circuits, high transistor density, and popularity of low-power circuit and system design are making the minimization of power dissipation an important issue in VLSI design. Test Power dissipation is exceedingly high in scan based environments wherein scan chain transitions during the shift of test data further reflect into significant levels of circuit switching unnecessarily. Scan chain or cell modification lead to reduced dissipations of power. The ETC algorithm of previous work has weak points. Taking all of this into account, we therefore propose a new algorithm. Its name is RE_ETC. The proposed modifications in the scan chain consist of Exclusive-OR gate insertion and scan cell reordering, leading to significant power reductions with absolutely no area or performance penalty whatsoever. Experimental results confirm the considerable reductions in scan chain transitions. We show that modified scan cell has the improvement of test efficiency and power dissipations.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.79-90
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• 2005

본 논문에서는 의사무작위패턴만으로는 생산하기 힘든 결정론적 테스트 큐브의 생산확률을 높일 수 있는 새로운 clustered reconfigurable interconnect network (CRIN) 내장된 자체 테스트 기법을 제안한다. 제안된 방법은 주어진 테스트 큐브들의 신호확률에 기반을 둔 스캔 셀 재배치 기술과 규정 비트(care-bit: 0 또는 1)가 집중된 스캔 체인 테스트 큐브의 생산확률을 높이기 위한 전용의 하드웨어 블록을 사용한다. 테스트 큐브의 생산확률을 최대로 할 수 있는 시뮬레이티드 어닐링(simulated annealing) 기반 알고리듬이 스캔 셀 재배치를 위해 개발되었으며, CRIN 하드웨어 합성을 위한 반복 알고리듬 또한 개발되었다. 실험을 통하여 제안된 CRIN 내장된 자체 테스트 기법은 기존의 연구 결과보다 훨씬 적은 저장 공간과 짧은 테스트 시간으로 $100\%$의 고장검출율을 달성할 수 있음을 증명한다.