• 한국통신학회:학술대회논문집
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• 한국통신학회 1983년도 추계학술발표회논문집
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• pp.56-60
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• 1983

There has been a great amount of interest in the design of digital filters with low sensitivity to coefficient variations. Especiaily the wave digital filter modeled after analog IC ladder filter has been studied to have low-cocfficient-sensitivity properties. This paper examined the design of the wave digital filter and how the sensitivity and roundoff noise porperty arises. As a result of computer simulation the implementation of the digital filter was possible with a lower coefficient word length comparing with the conventional cascade structure.

• 한국통신학회논문지
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• 제12권1호
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• pp.27-35
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• 1987

유한어장으로 인하여 디지털 필터에는 반올림한 오차의 잡음과 가산기의 오버플로 문제가 있다. 오버플로가 발생하지 않으면서 내부신호의 레벨을 가능한 최대가 되도록 바꾸기 위하여 행하는 것이 스케일링의 목적이다. 스케일링의 필요조건은 변압기를 사용하여 실현한다. 본 논문에서 오버플로를 피하면서 출력의 SNR을 극대화하는 절차를 제안하였다. 그 결과 스케일링한 경우에 오버플로가 발생하지 않으면서 SNR이 개선되었다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1992년도 학술논문발표회 논문집 제11권 1호
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• pp.76-80
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• 1992

We consider the tapped-delay line (TDL) equalizer with the few calculation quantity and the simplity, the decision feedback equalizer (DFE) with the good property for interference, and lattice equalizer(LE) with high insensitivity to roundoff noise in mobile communication fading channel. The used adaptive algorithm is the LMS algorithm and RLS algorithm. In this paper, we have evaluated the performance of the TDL equalizer, the decision feedback equalizer, and lattice-structured equalizer, for the digital signal corrupted by the impulsive noise and the white gaussian noise under the fading channel environment. From the results of error performance analysis, it is confirmed that lattice-structured equalizer has better performance than DFE equalizer and TDL equalizer.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.797-804
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• 2013

본 논문은 Particle Swarm Optimization(PSO)을 이용하여 고속 2차원 디지털필터의 설계방법을 제안하였다. 먼저 2차원 상태공간 디지털필터의 설계문제를 PSO에 적용하기 위하여 최소화 문제로써 형식화 과정이 논의된다. 제안된 PSO 알고리즘을 이용한 설계방법은 필터설계에서 요구되는 안정성을 보증하는 과정이 검토되어 개선된다. 본 논문에서 제안된 방법의 타당성을 설계예시를 통해 고찰한 결과, 설계된 디지털필터는 동일한 설계사양으로 기존의 설계방법으로 설계된 디지털필터보다 근사 및 라운드오프 오차 면에서 우수한 결과를 얻을 수 있었다. 아울러 제안된 2의 멱수가 필터계수인 2차원 상태공간 디지털필터는 승산기가 필요하지 않아 기존의 필터보다 연산과정에서 계산용량을 약 1/4로 줄일 수 있다는 것을 보였다.

• 대한전자공학회논문지
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• 제27권11호
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• pp.152-156
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• 1990

포트 콘덕턴스가 서로 독립적인 CGIC의 디지탈 구조를 APF를 이용하여 네 종류로 구분하여 실현하였다. 포트 콘덕턴스에 의해서 결정되는 곱셈계수의 양자화 과정에서 발생되는 출력잡음식을 유도하여 해석함으로써 각각의 성능을 비교하여 적용방법을 설명하였다.

• 한국통신학회논문지
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• 제16권12호
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• pp.1236-1248
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• 1991

행렬 분해방식에 의한 새로운 고속 DCT 연산 방법을 유도하였다. N점 DCT변환을 N/2점 DCT 변환과 2개의 N/4점 변환들로 얻을수 있었다. 이 방법은 곱셈작용이 대부분 신호 흐름도상의 출력단에 가깝게 있게 되어 유한길이 연산인 경우에 발생하는 반올림 오차량이 기존의 Lee와 Chen 방법에 비하여 배우 적다는 점이 장점이다. 그리고 곱셈작용의 위치는 다르지만 동일 연산량을 갖는 또다른 3개의 DCT 행렬분해 결과도 보였다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.7-12
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• 2005

Scattered look-ahead (SLA) 파이프라인 방법은 디지털 IIR 필터의 고속 또는 저전력 응용분야에 효율적으로 사용된 수 있다. 그러나 이 방법을 통하여 파이프라인된 필터의 안정성이 보장될 수 있지만 필터의 극점들이 임계지역에 밀집될 때에는 큰 라운드오프 잡음에 영향을 받게 된다. 파이프라인된 필터에서 밀집된 극점들을 피하기 위해 수정된 Remez exchange 알고리즘과 최소 자승법을 이용하여 극점의 각도와 반지름을 제한한 IIR 필터 설계 방식을 제안하였으며, 그 결과 향상된 주파수 응답과 감소된 계수 민감도를 얻을 수 있었다. 또한 모의실험 결과를 통하여 제안된 방법이 일반적인 방법에 비해 $33{\%}$의 면적감소와 $45{\%}$의 전력을 감소시킴을 확인하였다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.39-50
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• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.