• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.24-24
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• 2007

We have demonstrated new functionalities of Ag doped chalcogenide glasses based on their capabilities as solid electrolytes. Formation of such amorphous systems by the introduction of silver via photo-induced diffusion in thin chalcogenide films is considered. The influence of silver on the properties of the newly formed materials is regarded in terms of diffusion kinetics and Ag saturation is related to the composition of the hosting material. Silver saturated chalcogenide glasses have been used in the formation of solid electrolyte which is the active medium in programmable metallization cell (PMC) devices. In this paper, we investigated electrical and optical properties of Ag-doped chalcogenide thin film on changed thickness of Ag and chalcogenide thin films, which is concerned at Ag-doping effect of PMC cell. As a result, when thickness of Ag and chalcogenide thin film was 30nm and 50nm respectively, device have excellent characteristics.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.229-232
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• 2009

최근 모바일 기기에서도 고성능 그래픽 효과가 요구되면서 다양한 연산 처리를 하는 프로그래머블 쉐이더가 필요하게 되었다. 이러한 이유로 프로그래머블 쉐이더 프로세서의 ALU는 기존에 비해 상대적으로 커지게 되었다. 이 논문에서 제안하는 듀얼 페이지 구조는 프로그래머블 쉐이더에서 상대적으로 커진 ALU 하나를 이용하여 동시에 두 개의 연산 처리를 가능하게 하는 구조이다. 이러한 구조를 사용하여 기존 구조에 비해 평균 40%의 성능을 개선 하였다.

• 정보보호학회논문지
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• 제34권1호
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• pp.11-19
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• 2024

최근 신호처리, 암호학 등 다양한 분야에서 FFT(Fast Fourier Transform)의 활용이 증가함에 따라 최적화 연구의 중요성이 대두되고 있다. 본 논문에서는 FPGA(Field Programmable Gate Array) 하드웨어를 사용하여 radix-2 16 points FFT 알고리즘을 기존 연구들보다 빠르고 효율적으로 처리하는 가속기 구현 연구에 대해 기술한다. FPGA가 갖는 병렬처리 및 파이프라이닝 등의 하드웨어 이점을 활용하여 PL(Programmable Logic) 파트에서 Verilog 언어를 통해 FFT Logic을 설계 및 구현한다. 이후 PL 파트에서의 처리 시간 비교를 위해 PS(Processing System) 파트에서 Zynq 프로세서만을 사용하여 구현 후, 연산 시간을 비교한다. 또한 관련 연구와의 비교를 통해 본 구현 방법의 연산 시간 및 리소스 사용의 효율성을 보인다.

• 방송공학회논문지
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• 제23권5호
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• pp.606-613
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• 2018

본 연구는 대규모 영상처리를 위한 메모리 확장을 위한 외장 메모리 확장장치 구현에 관련된 내용으로, 이는 영상처리를 위한 그래픽 워크스테이션에 장착되는 PCI(Peripheral Component Interconnect) Express Gen3 x8 인터페이스를 가지는 외장 메모리 어댑터 카드와 외장 DDR(Dual Data Rate) 메모리로 구성된 외장 메모리 보드로 구성되며, 메모리 어댑터 카드와 외장 메모리 보드간의 연결은 광 인터페이스를 통하여 이루어진다. 외장 메모리 억세스를 위해서는 Programmable I/O 방식과 DMA(Direct Memory Access) 방식을 모두 사용할 수 있도록 하여 영상 데이터의 효율적 송수신이 이루어지도록 하였다. 본 연구 결과의 구현은 Altera Stratix V FPGA(Field Programmable Gate Array)와 40G 광 트랜시버가 장착된 보드를 사용하였으며, 1.6GB/s의 대역폭 성능을 보여주고 있다. 이는 4K UHD(Ultra High Definition) 영상 한 채널을 담당할 수 있는 규모이다. 향후 본 연구를 계속 진행하여 3GB/s 이상 대역폭을 보이는 연구결과를 보일 예정이다.

• 대한전자공학회논문지TC
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• 제44권4호
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• pp.28-39
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• 2007

본 논문에서는 저잡음 증폭기 (LNA)를 위한 새로운 구조의 프로그램 가능한 고주파 검사용 설계회로 (RF DFT)를 제안한다. 개발된 RF DFT 회로는 DC 측정만을 이용하여 LNA의 RF 변수를 측정할 수 있으며, 최근의 RFIC 소자에 매우 유용하다. DFT 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)와 RF 피크 검출기를 가진 test amplifier를 포함하며, 측정된 출력 DC 전압을 이용하여 입력 임피던스와 전압이득과 같은 LNA 사양을 계산할 수 있다. 이러한 온 칩 DFT 회로는 GSM, Bluetooth 및 IEEE802g 표준에 이용할 수 있는 3가지 주파수 대역, 즉 1.8GHz, 2.4GHz, 5.25GHz용 LNA에서 사용할 수 있도록 자체적으로 프로그램 할 수 있다. 이 회로는 간단하면서도 저렴하다

• ETRI Journal
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• 제35권5호
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• pp.808-818
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• 2013

Programmable memory built-in self-test (PMBIST) is an attractive approach for testing embedded memory. However, the main difficulties of the previous works are the large area overhead and low flexibility. To overcome these problems, a new flexible PMBIST (FPMBIST) architecture that can test both single-port memory and dual-port memory using various test algorithms is proposed. In the FPMBIST, a new instruction set is developed to minimize the FPMBIST area overhead and to maximize the flexibility. In addition, FPMBIST includes a diagnostic scheme that can improve the yield by supporting three types of diagnostic methods for repair and diagnosis. The experiment results show that the proposed FPMBIST has small area overhead despite the fact that it supports various test algorithms, thus having high flexibility.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.198-206
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• 2011

This paper presents a new programmable compensation circuit (PCC) for a System-on-Chip (SoC). The PCC is integrated with $0.18-{\mu}m$ BiCMOS SiGe technology. It consists of RF Design-for-Testability (DFT) circuit, Resistor Array Bank (RAB) and digital signal processor (DSP). To verify performance of the PCC we built a 5-GHz low noise amplifier (LNA) with an on-chip RAB using the same technology. Proposed circuit helps it to provide DC output voltages, hence, making the RF system chain automatic. It automatically adjusts performance of an LNA with the processor in the SoC when it goes out of the normal range of operation. The PCC also compensates abnormal operation due to the unusual PVT (Process, Voltage and Thermal) variations in RF circuits.

• ETRI Journal
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• 제42권4호
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• pp.534-548
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• 2020

This study presents a new architecture for a field programmable analog array (FPAA) for use in low-frequency applications, and a generalized circuit realization method for the implementation of nth-order elliptic filters. The proposed designs of both the FPAA and elliptic filters are based on the operational transconductance amplifier (OTA) used in implementing OTA-C filters for biopotential signal processing. The proposed FPAA architecture has a flexible, expandable structure with direct connections between configurable analog blocks (CABs) that eliminates the use of switches. The generalized elliptic filter circuit realization provides a simplified, direct synthetic method for an OTA-C symmetric balanced structure for even/odd-nth-order low-pass filters (LPFs) and notch filters with minimum number of components, using grounded capacitors. The filters are mapped on the FPAA, and both architectures are validated with simulations in LTspice using 90-nm complementary metal-oxide semiconductor (CMOS) technology. Both proposed FPAA and filters generalized synthetic method achieve simple, flexible, low-power designs for implementation of biopotential signal processing systems.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.752-755
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• 1997

In this paper, a scheduling algorithm is proposed for a programmable logic controller(PLC) with remote I/Os, assuming the multi-tasking facilities. Since sequence programs are executed on the application processor and I/O data are transmitted by the network processor concurrently, the proposed algorithm schedules the data transmission as well as the sequence program execution. The suggested algorithm guarantees the bounded WCRT(worst case response time), which is the one third of the WCRT in the absence of scheduling. Computer simulation shows that the algorithm can be easily applied to a real PLC without critical constraints on utilization of resources and inter-relation among tasks.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.160-162
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• 2014

A programmable video decoding system with multi-core DSP and co-processors is presented. This system is adopted by Digital TV SoC (System on Chip) and is used for FHD HEVC (High Efficiency Video Coding) decoder. Using the DSP based programmable solution, we can reduce commercialization period by one year because we can parallelize algorithm development, software optimization and hardware design. In addition to the HEVC decoding, the proposed system can be used for other application such as other video decoding standard for multi-format decoder or video quality enhancement.