• 한국재료학회지
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• 제3권6호
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• pp.638-644
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• 1993

티타니움 폴리사이드 MOS(metal oxide semiconducter)캐퍼시타 구조에서 두께가 8nm인 게이트산화막의 절연파괴강도의 열화거동을 열처리조건 및 폴리실리콘막의 두께를 달리하여 조사했다. 티타니움 폴리사이드 게이트에서 게이트산화막의 전연피괴특성은 열처리 온도가 높을수록, 열처리시간이 길수록 많이 열화되어 실리사이드의 하부막인 잔류 폴리실리콘의 두께가 얇을수록 그 정도는 심해진다. 티타니움 실리사이드가 게이트산화막고 직접적인 접촉이 없더라도 게이트산화막의 신회성이 열화되는 것을 알 수 있었다. 실리사이드 형성후 열처리에 따른 게이트 산화막의 절연파괴특성열화는 티타니움 원자가 폴리실리콘을 통해 게이트산화막으로 확산되어 게이트산화막에서 티타니움의 고용량이 증가한 때문인 것이 SIMS분석 결과로부터 확인되었다.

• 한국산학기술학회논문지
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• 제7권3호
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• pp.332-337
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• 2006

기판전면에 패턴 없이 15 nm Co/15 nm Ni/70 nm polysilicon/200 nm $SiO_2$/Si(100) 구조로 적층된 구조로부터 급속열처리기 (rapid thermal annealer : RTA)를 이용하여 40초간 700, 900, $1000^{\circ}C$의 실리사이드화 온도를 변화시키면서 CoNi 복합실리사이드를 형성하였다. 완성된 두께 100 nm 정도의 CoNi 복합실리사이드층으로 배선층을 만든다고 상정하여, 이중 집속이온빔(dual beam focused ion beam : FIB)을 써서 30 kV에서 표면전류를 $1{\sim}100$ pA 범위에서 조절하면서 나노급 선폭제작의 가능성을 확인하였다. 각 온도별 복합실리사이드에 동일한 이온빔 조건으로 $100{\mu}m$ 길이의 패턴을 만들고, 이온빔으로 양 끝단에 트렌치를 만들어 FE-SEM으로 각 조건에서의 선폭, 두께, 최종 에칭형상을 확인하였다. 기존 형상변형이 많아서 나노급 선폭 구현이 불리한 폴리사이드 공정에 비해서, 최초로 새로운 저저항 복합실리사이드에 대해서 100 nm 이하의 나노급 피치를 가진 선폭 제작이 $30kV{\sim}30pA$ 범위에서 가능하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권9호
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• pp.371-377
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• 2003

We perform the physical analysis such that Si/W composition ratios and phosphorus distribution change in the W/S $i_{x}$ thin films according to phosphorus concentration of polysilicon and W $F_{6}$ flow rate for the formation of WS $i_{x}$ polycide used as a gate electrode. We report that these physical characteristics have effects on the contact resistance between word line and bit line in DRAM devices. RBS measurements show that for the samples having phosphorus concentrations of 4.75 and 6.0${\times}$10$^{2-}$ atoms/㎤ in polysilicon, by applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm, Si/W composition ratio has increases to 2.05∼2.24 and 2.01∼2.19, respectively. SIMS analysis give that phosphorus concentration of polysilicon for both samples have decreases after annealing, but phosphorus concentration of WS $i_{x}$ thin film has increases by applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm. The contact resistance between word line and bit line in the sample with phosphorus concentration of 6.0 ${\times}$ 10$^{20}$ atoms/㎤ in polysilicon is lower than the sample with 4.75 ${\times}$ 10$^{20}$ atoms/㎤ After applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm, the contact resistance has been improved dramatically from 10.1 to 2.3 $\mu$ $\Omega$-$\textrm{cm}^2$.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1033-1044
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• 2002

본 논문에서는 grounded-plate PMOS 게이트 (GPPG) 강유전체 메모리 셀을 이용한 새로운 FRAM 설계기술을 제안하였다 GPPG 셀은 PMOS와 강유전체 커패시터로 구성되며 셀 plate 는 ground 에 접지 된다. 제안된 FRAM 에서는 비트라인이 V/sub DD/로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다 GPPG 셀을 이용한 FRAM 구조는 셀 plate 구동기폭 사용하지 않으므로 메모리 셀 efficiency를 극대화 할 수 있는 장점이 있다. 또한 기존의 common-plate 셀과는 달리 제안된 FRAM 구조는 데이터의 읽기 및 쓰기 동작 시 강유전체 커패시터에 V/sub DD/거 충분한 전압이 가해지므로 저 전압 동작에 제한이 없다. 아울러 제안된 FRAM 구조는 필요한 8 비트 데이터만 선택하는 column-path 회로를 사용하므로 메모리 array 전력소모를 최소화 할 수 있다. 끝으로 0.5-um, triple-well/1-polycide/2-metal 공정을 이용한 4-Mb FRAM 설계를 통해 GPPG 셀 FRAM architecture 실현 가능성을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.266-269
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• 2000

As the device geometry continuously shrink down less than sub-quarter micrometer, DRAM makers are going to replace conventional tungsten-polycide with tungsten bit-line structure in order to reduce the chip size and use it as a local interconnection. In this paper we showed low resistance and leakage tungsten bit-line process with various RTP(Rapid Thermal Process) temperature. As a result we obtained that major parameters impact on tungsten bit-line process are RTP Anneal temperature and BF2 ion implantation dopant. These tungsten bit-line process are promising to fabricate high density chip technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.473-476
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• 1998

ULSI 소자에서 폴리사이드 구조를 사용하고 dual 게이트 산화막에 대한 공정 특성을 최적화 하는 2스텝 게이트 산화막의 형성 공정에 관한 연구를 하였다. 이러한 특성의 측정은 HP4145B 파라메터 분석기와 C-V meter 그리고 multi-frequency LcR meter를 사용하여 2스텝 산화막의 공정 방법과 cleaning에 따른 게이트 사화막의 공정 특성에 대한 연관 관계로 연구하였다. I-V 특성 면에서는 G$_{ox}$ 80.angs.의 경우 base 210.angs.의 경우에서는 dual 210.angs.의 특성이 base 210.angs.에 비하여 상대적으로 열화된 특성을 나타내었다. CCST 결과에서는 G$_{OX}$ 80.angs.과 210.angs.에서 dual 게이트 산화막의 cleaning 방법으로 piranha cl'n 과 SCl cl'n 방법에서 우수한 결과를 얻을 수 있었다. 또한 게이트 전압의 벼화량에 대한 결과에서는 dual 산화막의 경우 초기상태에서는 호울포획 현상이 나타나다가 이후에는 전자포획 현상이 나타나는 결과를 얻었다.

• 한국세라믹학회지
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• 제30권1호
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• pp.55-61
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• 1993

In the WSi2/CVD-Si/SiO2 polycide structure, electrode resistance and its property were studied as a function of deposition temperature and thickness of CVD-Si, diffusion condition of POCl3, and WSi2 being deposited or not. Resistivity of poly-Si is decreased with increment of thickness in the case of POCl3 diffusion of low sheet resistance, but it is increased in the case of high sheet resistance. The resistivity of amorphous-Si is generally lower than that of poly-Si. Initial sheet resistance of poly-Si/WSi2 gate electrode is affected by the thickness and resistance of poly-Si layer, but final resistance after anneal, 900$^{\circ}C$/30min/N2, is only determined by WSi2 layer. Flourine diffuses into SiO2, but tungsten does not. In spite of out-diffusion of phosphorus into WSi2 layer, the sheet resistance is not changed.

• 한국진공학회지
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• 제4권3호
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• pp.293-300
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• 1995

p-doped poly-Si/SiO2/Si 기판위에 저압 화학증착법(LPCVD)으로 증착한 텅스텐 실리사이드(WS2.7)막을$ 850^{\circ}C$에서 20분 동안 N2 분위기에서 열처리한 후에 건식 분위기에서 열산화하였다. 다결정 실리콘의 인도핑(doping)레벨에 따른 텅스텐 폴리사이드(WSi2.5/poly-Si)막의 산화 성장률과 텅스텐 폴리사이드막의 산화 메카니즘에 대하여 연구하였다. 텅스텐 폴리사이드막의 산화 성장률은 다결정 실리콘의 인(p) 도핑 레벨이 증가함에 따라 증가하였다. 텅스텐 폴리사이드막의 산화는 텅스텐 실리사이드층의 과잉(excess)Si가 초기 산화과정 동안 소모된 후에 다결정 실리콘층의 Si가 소모되었다. 산화막과 산화막을 식각(etching)한 후에 텅스텐 실리사이드막의 표면 거칠기는 다결정 실리？의 인 농도가 적을수록 평탄하였다.

• 한국재료학회지
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• 제4권8호
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• pp.855-860
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• 1994

Polycide구조로서의 Ta-silicide박막을 제작하고 Polysilicon기판에 주입된 불순물 양의 변화가 Ta-silicide형성에 미치는 영향을 조사하였다. RTA처리시 Ta silicide상은 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)에 관계없이 $800^{\circ}C$에서 형성되기 시작하여 $1000^{\circ}C$이후 안정한 silicide박막을 형성하였다. 그러나 XRD분석결과 불순물 양이 증가할수록 Ta-silicide상의 intensity는 감소하는 경향을 나타내었고 또 SEM(cross sectional view)분석결과 silicide 형성초기온도인 $800^{\circ}C$에서는 불순물 양이 많은 시편에서 silicidation이 활발히 진척되지 못하였음을 관찰할 수 있었다. 이후 열처리 온도가 증가하면서 이러한 차이는 적어져 $1000^{\circ}C$에서는 불순물의 증가에 따른 영향이 미세해짐을 알 수 있었다. 따라서 주입된 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)는 Ta-silicide형성시 고온에서는 큰 영향을 미치지 못하나 silicide형성초기온도에서 silicidation을 감소시키는 것으로 생각된다.

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.375-381
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• 2001

디바이스의 크기가 0.25㎛이하로 축소됨에 따라 DRAM(Dynamic Random Access Memory) 제조업체들은 칩 크기를 줄이고 지역적인 배선으로 사용하기 위해서 기존의 텅스텐-폴리사이드 비트-선에서 텅스텐 비트-선으로 대체하고 있다. 본 논문에서는 다양한 RTP 온도와 추가 이온주입을 사용하여 낮은 저항을 갖는 텅스텐 비트-선 제조 공정에 대해 다루었다. 그 결과 텅스텐 비트선 저항에 중요한 메계변수는 RTP Anneal 온도와 BF₂ 이온 주입 도펀트임을 알 수 있었다. 이러한 텅스텐 비트-선 공정은 고밀도 칩 구현에 중요한 기술이 된다.