• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권6호
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• pp.717-726
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• 2002

본 연구에서는 최근 미국표준기술연구소(NIST)에 의해 암호화 표준 알고리즘으로 채택된 AES 알고리즘을 Altera FLEX10KE 계열의 하드웨어로 구현하는 여러 가지 방법들에 대하여 VHDL 설계를 이용하여 전반적으로 분석하였다. 구현 방법들로는 기본 구조, 루프 언롤링, 라운드 내부 파이프라이닝, 라운드 외부 파이프라이닝, 그리고 5-box의 자원 공유 등을 사용하였다. 이 연구에서 VHDL 설계 및 시뮬레이견은 Altera 사의 Maxplus2 9.64를 이용하였으며, FPGA는 Altera 사의 FLEX10KE 계열을 사용하였다. 결과에 따르면, 4-단계 라운드 내부 파이프라이닝 구현 방법이 성능대가격비 면에서 가장 우수한 것으로 나타난 반면에, 루프 언롤링 방법이 가장 뒤떨어지는 것으로 나타났다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2301-2306
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• 2015

정보가 급증함에 따라 큰 용량의 데이터를 전송해야 할 경우가 있다. 빅 데이터 전송 기술은 큰 용량의 데이터를 전송할 때 필요하다. 본 논문은 빅 데이터를 최적화된 속도로 전송하기 위해 GridFTP의 주된 기능인 PCP를 사용하며 또한 PCP 값을 예측하는 알고리즘을 개발한다. 또한, TSK 퍼지 모델을 적용하여 PCP에 따른 최적화된 전송률을 측정하는데 사용된다. 따라서, 제안된 TSK모델을 이용한 PCP 예측 알고리즘은 본 논문의 우수성을 입증한다.

• 정보과학회 논문지
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• 제42권3호
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• pp.281-288
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• 2015

화산재해 피해 예측 시스템은 기상과 화산분화 시뮬레이션 결과를 기반으로 화산재해대응을 위한 판단을 도와주는 시스템이다. 이 시스템에서 Fall3D라는 프로그램은 기상정보를 바탕으로 화산분화 이후 화산재의 확산예측결과를 생성하고 기상정보를 생성하기 위해 WRF라는 기상수치예보모델을 사용한다. 두 시뮬레이션의 프로그램을 수정하지 않고, 전체 실행시간을 줄이기 위해서는 WRF의 기상예측모델의 시간별 부분결과가 발생할 때마다 Fall3D를 부분수행 할 수 있도록 하는 파이프라이닝 방식을 생각할 수 있다. 이를 위해서 Fall3D와 같은 후속계산은 선행계산의 부분결과가 생성될 때까지 일시정지하고, 계산에 필요한 정보가 발생하면 재개할 수 있어야한다. 비록 Fall3D가 이런 일시정지와 재개기능을 가지고 있지는 않지만 그 이전 계산을 이어서 진행할 수 있는 재시작기능을 활용하여 파이프라이닝 효과를 낼 수 있다. 본 논문에서는 이러한 실행 형태를 제어할 수 있는 워크플로우를 제안한다.

• 한국통신학회논문지
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• 제19권12호
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• pp.2409-2417
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• 1994

직교 이중회전 디지털 격차 필터는 고밀도 집적회로 실현에 아주 적합한 성질들을 가지고 있다. 예를 들면, 바로 옆의 프로세서들과만 연결되는 점, 규칙적인 구조를 갖는 점, 그리고 파이프라인화 할 수 있다는 점 등이다. 또한 이 필터들은 유한 워드 길이로 실현했을 때 좋은 수치적 성질을 갖는다는 것이 잘 알려져 있다. 비록 이 필터들은 '컬셋 분리 절차'를 이용하여 파이프라인화 될 수 있지만 이렇게 파이프라인화 된 필터는 귀환회로의 계산 시간에 의해 이 필터의 최대 데이터 처리속도가 제한된다는 단점이 있다. 본 논문에서는 귀환회로에 제한 받지 않고 원하는 만큼 데이타 속도를 높이거나 저파워 실현을 위한 직교 이중회선 디지탈 격차 필터의 새로운 파이프라인 방법을 제안하였다. 이 방법은 Schur 알고리즘, 필터 합성시 특정한 제약을 주는 필터 합성 방법, 그리고 다중 페이스 분해 방법에 근거하고 있다.

• 한국시뮬레이션학회논문지
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• 제26권3호
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• pp.13-22
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• 2017

본 연구는 시뮬레이션을 진행하면서 그 결과를 실시간으로 시각화하는 경우에 파이프라이닝 병렬처리 기법을 적용하여 성능을 개선할 수 있음을 보인다. 일반적으로 실시간 시각화를 포함한 시뮬레이션에서는 모델을 실행하는 프로세스와, 시뮬레이션 결과를 시각화 도구로 전송하는 프로세스, 결과를 받아서 시각화 하는 3개의 프로세스가 있다. 만약 이 프로세스들을 직렬화해서 실행하면 전체 실행시간이 매우 길어져서 시각화의 성능이 저하될 수밖에 없다. 본 연구에서는 기존의 직렬 방식 대신에 파이프라이닝 병렬처리 기법을 적용하여 성능을 개선하고자 한다. 추가적으로 각 프로세스에 다중 스레드 기능을 더하여 더 큰 성능의 개선이 있음을 보인다. 이를 위해 본 논문은 제안된 기법에 대한 이론적 성능모델을 세우고 최대, 최소 성능 향상 조건을 이론적으로 해석하였으며 모의실험하였다. 이 이론을 바탕으로 실시간으로 시각화하는 실시간 공중전 시뮬레이션에 적용한 결과 기존의 직렬화된 실행 성능보다 제안된 이론을 적용한 후의 실행 성능이 크게 향상되었음을 보였다.

• 전기의세계
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• 제31권11호
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• pp.775-786
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• 1982

Bit-slice 마이크로프로세서의 구조를 설명하고, bit-slice시스템의 설계를 위해 필요한 마이크로 인스트럭숀의 구성과 pipelining 기법에 관해 토의한다.

• 전자공학회논문지B
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• 제30B권10호
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• pp.13-26
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• 1993

Motion picture algorithms are realized on the multiprocessor system presented in the Study I. For the most efficient processing of the algorithms, pipelining and geometrical parallel processing methods are employed, and processing time, communication load and efficiency of each algorithm are compared. The performance of the implemented system is compared and analysed with reference to MPEG coding algorithm. Theoretical calculations and experimental results both shows that geometrical partitioning is a more suitable parallel processing algorithm for moving picture coding having the advantage of easy algorithm modification and expansion, and the overall efficiency is higher than pipelining.

• IEIE Transactions on Smart Processing and Computing
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• 제5권1호
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• pp.29-34
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• 2016

A controller area network (CAN) controller is an integral part of an electronic control unit, particularly in an advanced driver assistance system application, and its characteristics should always be advantageous in all aspects of functionality especially in real time application. The cost should be low, while maintaining the functionality and reliability of the technology. However, a CAN protocol implementing serial operation results in slow throughput, especially in a cyclical redundancy checking (CRC) unit. In this paper, digital signal processing (DSP) algorithms are implemented, namely pipelining, unfolding, and retiming the CAN controller in the CRC unit, particularly for the encoder and decoder sections. It must attain a feasible iteration bound, a critical path that is appropriate for a CAN system, and must obtain a superior design of a high-speed parallel circuit for the CRC unit in order to have a faster transmission rate. The source code for the encoder and decoder was formulated in the Verilog hardware description language.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.727-730
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• 1998

In this paper, we propose an implementation of an efficient parallel Radon transform on TMS320C80-based system. For an N$\times$N SAR image, we can obtain O(NM/p) of the conventional parallel Radon transform, by representing the projection patterns in Radon space variables instead of the image space variables, and pipelining the algorithm, where p is the number of processors and M is the number of projection angles. Also, we can reduce the time for the dynamic load distribution among the nodes and the communication overheads of accessing the global memories, by pipelining the memory and processing operations by using tripple buffer structure. Experimental results show an efficient parallel Radon transform of speedup Sp=3.9 and efficiency E=97.5% for 256$\times$256 image, when implemented on TMS320C80 composed of four parallel slave processors with three memory blocks.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2004년도 추계학술발표대회논문집 제23권 2호
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• pp.53-56
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• 2004

본 논문은 HMM 기반 임베디드 음성인식 시스템 구현에 관한 몇 가지 주제들을 설명한다. 임베디드 환경은 한정된 자원을 가지고 있고 그러한 가운데 타당한 인식률과 향상된 인식 속도를 얻기 위해서 몇가지 방법들을 이 논문에서 설명한다. 구현 환경은 DSP6711 기반에서 이루어졌다. 가우시안 mixture 계산 루틴을 부동소수점 연산에서 고정소수점 연산 및 software pipelining을 적용하였다. 고정소수점 변환 전과 후 비슷한 인식률을 얻었고 고정소수점 변환과 software pipelining 적용 후 연산 속도의 향상을 얻었다.