• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2010년도 추계학술대회 논문집
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• pp.339-340
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• 2010

• 한국군사과학기술학회지
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• 제19권3호
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• pp.379-386
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• 2016

In this paper, phase noise analysis result for 2.4 GHz PLL(phase locked loop) using SPD(sample phase detector) is proposed. It can be used for high performance frequency synthesizer's LO(local oscillator) to extend output frequency range or for LO of offset PLL to reduce a division rate or for clock signal of DDS(direct digital synthesizer). Before manufacturing, theoretical estimation of PLL's phase noise performance should be performed. In order to calculate phase noise of PLL using SPD, Leeson model is used for modeling phase noise of VCO(voltage controlled oscillator) and OCXO(ovened crystal oscillator). After theoretically analyzing phase noise of PLL, optimized loop filter bandwidth was determined. And then, phase noise of designed loop filter was calculated to find suitable OP-Amp. Also, the calculated result of phase noise was compared with the measured one. The measured phase noise of PLL was -130 dBc/Hz @ 10 kHz.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.37-44
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 저항과 커패시턴스 크기를 변화시키는 구조의 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 이러한 구조는 좁은 대역폭과 작은 루프 필터 저항 값을 가능하게 하여 좋은 잡음 특성과 기준 주파수 의사 잡음 특성을 가지도록 한다. 제안된 위상고정루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -105.37 dBc/Hz @1MHz이며, 기준 주파수 의사 잡음은 -50dBc이다. 측정된 위상고정시간은 $25{\mu}s$이다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.671-678
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• 2014

본 논문에서는 전압 제어 발진기의 비선형 영향에 의한 문제점을 개선한 FMCW 신호 생성 구조를 제안한다. 단순히 전압 제어 발진기(voltage controlled oscillator)의 튜닝 전압(tunning voltage)을 스위프(sweep)하여 FMCW(Frequency Modulated Continuous Wave) 신호를 생성하는 방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트 주파수가 매우 정확함을 검증하였다.

• 제어로봇시스템학회논문지
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• 제18권6호
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• pp.546-554
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• 2012

This paper suggests a design method of an improved phase control loop for tracking resonant frequency of solid type precision resonant gyroscope. In general, a low cost MEMS gyroscope adapts the automatic gain control loops by taking a velocity feedback configuration. This control technique for controlling the resonance amplitude shows a stable performance. But in terms of resonant frequency tracking, this technique shows an unreliable performance due to phase errors because the AGC method cannot provide an active phase control capability. For the resonance control loop design of a solid type precision resonant gyroscope, this paper presents a phase domain control loop based on linear PLL (Phase Locked Loop). In particular, phase control loop is exploited using a higher order PLL loop filter by extending the first order active PI (Proportion-Integral) filter. For the verification of the proposed loop design, a hemispherical resonant gyroscope is considered. Numerical simulation result demonstrates that the control loop shows a robust performance against initial resonant frequency gap between resonator and voltage control oscillator. Also it is verified that the designed loop achieves a stable oscillation even under the initial frequency gap condition of about 25 Hz, which amounts to about 1% of the natural frequency of a conventional resonant gyroscope.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 추계학술대회 논문집
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• pp.87-88
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• 2014

The paper presents a novel phase locked loop(PLL) control method for robust three-phase thyristor dual converters under sag, notch, and phase loss conditions. This method is applied to three line to line voltages of grid to derive three phase angle errors from three separated single-phase PLLs. They can substitute for abnormal phase to guarantee the synchronization in the various grid fault conditions. The performance of novel PLL with moving average method is verified through simulations.

• 한국정보통신학회논문지
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• 제7권5호
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• pp.863-871
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• 2003

본 논문에서는 pHEMT의 게이트 전압을 제어하여 저 위상잡음과 고 안정 특성을 나타내는 Ku-band위상 동기유전체공진 발진기를 설계하였다. 발진기를 설계에서 위상잡음에 영향을 주는 P-HEMT의 비선형소자를 선정하고 게이트 전압에 따라 최소 위상잡음을 나타내도록 최적화 시켰으며 바이어스에 따른 산란계수를 이용하여 전압제어 마이크로파 발진기를 설계한 후 안정특성을 위하여 위상동기회로를 적용하였다. 디지털마이크로파 통신시스템에 이용되는 10.75GHz의 주파수에서 동작되는 고안정 위상동기발진기는 전치분주기 형태로 제작하였으며 설계된 마이크로파 발진기는 9.17dBm 출력전력과 -88 dBc/Hz @10KHz의 위상잡음 특성을 나타내었다.

• 전기학회논문지
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• 제57권10호
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• pp.1796-1801
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• 2008

In this paper, a new current based maximum power point tracking (CMPPT) method is proposed for a single phase photovoltaic power conditioning system and the current based MPPT modifies incremental conductance method. The current based MPPT method makes the entire control structure of the power conditioning system simple and uses an inherent current source characteristic of solar cell array. In addition, digital phase locked loop using an all pass filter is introduced to detect phase of grid voltage as well as peak voltage. Controllers about dc/dc boost converter, dc-link voltage, dc/ac inverter is designed for a coordinated operation. Furthermore, PI current control using a pseudo synchronous d-q transformation is employed for grid current control with unity power factor. 3kW prototype photovoltaic power conditioning system is built and its experimental results are given to verify the effectiveness of the proposed control schemes.

• 한국통신학회논문지
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• 제13권4호
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• pp.285-301
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• 1988

다치 직교 PRS(Partial Response Signaling) 시스템이 잡음, 간섭, 캐리어옵\ulcornerV, 위상지터, 페이딩 등에 의해 개별적으로 또는 복합적으로 영향을 받았을 경우에 대한 PRS 신호의 오율식을 유도하였다. 유도된 식에 의해 반송파 대잡음 전력비, 반송파 대 간섭파 전력비, 위상에러, 임펄스 지수, 가우스성 잡음전력 대 임펄스성 잡음 전력비, PLL(Phase Locked Loop)의 신호 대 잡음전력비, 페이딩 지수 등을 함수로 하여 수치계산을 통해 각 경우의 오율특성을 구했다. 얻은 결과로부터, 일반적으로 임펄스성 잡음보다 오율 특성을 보다 더 열화시키지만 일단 신호가 페이딩을 받게되면 그 반대로 가우스성 잡음이 임펄스성 잡음보다 더욱 에러를 발생시킨다는 것을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.73-79
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• 2011

This paper describes a reset-free delay-locked loop (DLL) for a memory controller application, with the aid of a hysteresis coarse lock detector. The coarse lock loop in the proposed DLL adjusts the delay between input and output clock within the pull-in range of the main loop phase detector. In addition, it monitors the main loop's lock status by dividing the input clock and counting its multiphase edges. Moreover, by using hysteresis, it controls the coarse lock range, thus reduces jitter. The proposed DLL neither suffers from harmonic lock and stuck problems nor needs an external reset or start-up signal. In a 0.13-${\mu}m$ CMOS process, post-layout simulation demonstrates that, even with a switching supply noise, the peak-to-peak jitter is less than 30 ps over the operating range of 500-1200 MHz. It occupies 0.04 $mm^2$ and dissipates 16.6 mW at 1.2 GHz.