• 한국광학회지
• /
• 제3권1호
• /
• pp.27-36
• /
• 1992

주파수 변조 분광학을 이용하여 레이저 주파수의 안정화를 위한 초공진기의 주파수 변조 신호를 검출하였다. 단일모드 헬륨네온 레이저와 1.5MHz로 구동하는 전기광학 변조기를 이용하여 150kHz($3 \times 10^{-10}$)의 고분해능을 갖는 초공진기의 주파수 변조 신호를 검출하였다. 또 위상민감검출기에 의한 기준신호의 위상이 각각 $0^{\circ}$(동위상, in-phase)$900^{\circ}$(직각ㅇ위상, quardrature-phase)인 두개의 주파수 변조 신호 성분을 X축 및 Y축으로 하는 위상공간에서 주파수 변조 신호의 벡터궤적을 측정하고 주파수 변조 분광 신호를 해석하였다. 측정한 벡터궤적은 잠김증폭기의 기준 신호의 위상과 같은 각도로 회전함을 알았고 Bjorklund등이 제시한 계수 측정 대신에 이 벡터 궤적을 이용할 경우 쉽게 주파수 변조 신호는 공진기 투과 중심 주파수 근방 $\pm$1.5MHz이내에서 헬륨 네온 레이저 주파수가 존재할 때 이 주파수를 공진기의 투과 곡선의 중심에 안정화할 수 있는 주파수 분별곡선으로 사용할 수 있음을 보였다.

• 전기전자학회논문지
• /
• 제16권4호
• /
• pp.322-327
• /
• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 한국의학물리학회지:의학물리
• /
• 제5권1호
• /
• pp.25-39
• /
• 1994

심장 벽의 운동속도와 혈관내 혈구의 유속을 측정하기 위해, 단일 채널 3.1MHz 펄스 도플러 속도계를 제작하였다. 도플러 속도계에 사용된 초음파 펄스의 폭과 펄스 반복주파수(PRF)는 각각 1$\mu$s과 6kHz이고, 후방 산란된 반향신호의 도플러 편이는 완전간섭성(coherent) 복조방식을 이용하여 위상 측정기에 감지된다. 위상 측정기의 출력신호로부터 레인지 게이트와 샘플 홀더, 대역여파기를 이용하여 작은 영역내에 있는 초음파 산란체의 평균속도에 해당하는 도플러 신호가 얻어진다. 도플러 신호의 평균 주파수는 영점교차의 카운터에 의해 측정되며 시간의 함수로 산란체의 순간 속도를 디스플레이한다. 채널 수와 거리 분해능을 증가시키면 혈관내의 혈류속도 분포도와 총 유량 그리고 혈류가속도를 측정할 수 있다.

• 대한전자공학회논문지TC
• /
• 제38권4호
• /
• pp.11-17
• /
• 2001

본 논문에서는 High-Order QAM(Quandrature Amplitude Modulation)을 적용하는 모뎀에서 강인하고 넓은 범위의 주파수 포착 범위를 가지는 극성판단(Polarity Decision) 반송파 동기용 PD(Phase Detector) 알고리즘을 제안하고 이에 대한 평균 출력특성(S-curve)과 분산특성을 수학적으로 유도하여 기존의 DD(Decision Directed)방식과 비교 분석한다. 기존의 DD 방식의 선형영역은 256 QAM의 경우 $3.5^{\circ}{\sim}3.5^{\circ}$ 이었으나 제안한 알고리즘의 선형영역은 ${\gamma}-17.9$에서 $36^{\circ}{\sim}36^{\circ}$ 의 넓은 구간을 가진다. 또한 기존의 DD 방식에서는 256 QAM의 주파수 오프셋 포착 성능이 ${\pm}10\;KHz$ 이하였다. 이는 아날로그 front-end 회로에서 주파수 오프셋이 일반적으로 ${\pm}100\;KHz$ 정도까지 줄어들 수 잇는 것을 감안하면 AFC(Automatic Frequency Control) 또는 반송파 복구를 위한 보조적인 위상검출회로가 필요하게 됨을 의미한다. 그러나 제안된 극성판단 반송파 동기 알고리즘을 사용하면 보조적인 회로의 도움없이 SNR = 30 dB에서 최대 ${\pm}300\;KHz$의 주파수 오프셋까지도 포착 가능하다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2005년도 ICCAS
• /
• pp.233-236
• /
• 2005

Phase noise in a phase-locked-loop (PLL) is unwanted and unavoidable. It is a main concern in oscillation system especially PLL. The phase noise is derived in term of power spectrum density by using a reliable phase noise model. There are four noise sources being considered in this paper, which are generated by reference oscillator, voltage controlled oscillator, filter, and main divider. The major concern for this paper is the noise from the filter. Two types of second order low pass filter are used in the PLL system. Applying the mathematical phase noise model, the output noises are compared. The total noise from the passive filter is lower than the active filter at the offset frequency range between 1 Hz to 33 kHz.

• 한국전자파학회논문지
• /
• 제28권12호
• /
• pp.941-947
• /
• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 한국전자파학회논문지
• /
• 제10권6호
• /
• pp.816-824
• /
• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• 반도체디스플레이기술학회지
• /
• 제21권2호
• /
• pp.32-37
• /
• 2022

As semiconductors become finer, equipment must perform precise and accurate processes to achieve the desired wafer fabrication requirement. Radio frequency power delivery system in plasma system plays a critical role to generate the plasma, and the role of impedance matching unit is critical to terminate the reflected radio frequency power by modifying the impedance of the matching network in the plasma equipment. Impedance matching unit contains one fixed inductor and two variable vacuum capacitors whose positions are controlled two step motors. Controlling the amount of vacuum variable capacitor should be made as soon as possible when the mismatched impedance is detected. In this paper, we present the impedance matching algorithm using the phase sensor.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
• /
• pp.2180-2183
• /
• 2003

본 논문에서는 광 디스크의 기록 밀도 증가에 따른 신호품질의 열화나 노이즈가 심한 환경에서 DPLL(Digital Phase Locked Loop)의 성능을 개선하기 위한 FD(Frequency Detector)와 PD(Phase Detector) 알고리즘을 제안한다. 제안된 PD 알고리즘은 노이즈에 의해 왜곡되어 RLL 조건을 위배하는 입력신호, 즉 RLL 조건에 의해 결정되는 최소 런 길이보다 주기가 작은 신호에 의해 발생하는 위상오차를 위상오차 보정 시 사용하지 않도록 설계하여 잘못된 정보에 의한 위상오차 보정이 일어나지 않도록 하였다 제안된 FD 알고리즘은 주파수를 추적하기 위해 삽입되는 신호인 Sync 신호의 symmetry 특성을 이용하여 샘플패턴을 검출하도록 하여 기존의 주파수 오차 보정 알고리즘보다 향상된 주파수 추적 성능을 가지도록 하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 하계학술대회 논문집 D
• /
• pp.3097-3099
• /
• 2000

In this paper, we design PLL for a low jitter and fast locking time that is used a new simple precharged CMOS phase frequency detector(PFD). The proposed PFD has a simple structure with using only 18 transistors. Futhermore, the PFD has a dead zone 25ps in the phase characteristic which is important in low jitter applications. The phase and frequency error detection range is not limited as the case of other precharge type PFDs. the simulation results base on a third order PLL are presented to verify the lock in process with the proposed PFD. the PLL using the new PED is designed using 0.25${\mu}m$ CMOS technology with 2.5V supply voltage.